Изобретение относитс к вычислительной технике и может быть исполь зовано дл проверки на четность информации , принимаемой в параллельном коде, По основному авт. св. № 530332 известно устройство дл контрол па раллельного двоичного кода на четность , содержащее триггер, два элемента И и регистр сдвига, причем информациоиньми входами устройства вл ютс параллельные входы регистра сдвига, нулевые разр дн е выходы которого соединены с входами первог элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с шиной тактовой частоты, а его выход с входом сдвига регистра сдвига, выход которого соединен со счетным входом триггера, выход триггера вл етс выходом устройства m. Недостатком данного устройства вл етс сравнительно низкое быстро действие, определ емое положением единицы старшего разр да кода. Цель изобретени повышение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство дл контрол I параллельного двоичного кода на четность введен модификатор кода, содержащий входной регистр, дешифра тор, шифратор, формирователь импуль са и элемент ИЛИ, причем вход входного регистра вл етс информационным входом устройства, выход входного регистра соединен с информационным входом дешифратора, выход которого соединен с входом шифратора , выходы которого соединены с параллельными входами регистра сдвига выход первого элемента И через формирователь импульса соединен с первым входом элемента ШШ, выход кото рого соединен с управл ющим входом дешифратора, второй вход элемента ИЛИ вл етс входом начального запу ка устройства. На чертеже приведена функциональ на схема устройства дл контрол параллельного двоичного кода на чет ность. Устройство дл контрол параллел ного двоичного кода на четность cor держит модификатор 1 кода, в состав которого вход т входной регистр 2 дешифратор 3, шифратор 4, элемент 00 ИЛИ 5 и.формирователь 6 импульса, второй элемент И7, регистр 8 сдвига, первый элемент И 9, триггер 10, информационный вход 11 и вход .12 начального запуска устройства, шина 13 тактовой частоты и выход 14 устройства. Рассмотрим назначение элементов и св зей устройства дл контрол параллельного двоичного кода на четность . Модификатор 1 кода предназна- чен дл модификации поступающего на вход 11 устройства контролируемого кода путем отделени единиц и нулей , формировани плотноупакованного кода с его последующим контролем на четность. Входной регистр 2 вл етс буферным регистром и необходим дл хранени кода на врем его модификации и контрол модифицированного кода. Хранение контролируемого кода в регистре 2 позвол ет при необходимости осуществл ть его повторный (многократный ) контроль, что позвол ет расширить функциональные возможности устройства. Кроме того, действительный код, наход щийс в регистре 2, может быть использован после контрол в дальнейших операци х ЭВМ и систем передачи и обработки данных. Последовательно соединенные дешифратор 3 и шифратор 4 образуют. преобразователь кодов и выполн ют .собственно модификацию преобразовани контролируемого кода. Преобразователь кодов модификатора , выполненный на основе дешифратора и шифратора,преобразует произволь- . ную структуру кода X в плотноупакованную Ну. Элемент ЕШ 5 разрешает перезапись кода, поступившего на регистр 2 с информационного входа ill, после его преобразовани в ре гистр 8 сдвига дл его дальнейшего контрол . Формирователь 6 импульса предназначен дл формировани импульса перезаписи информации из регистра 2 в регистр 8 сдвига после окончани контрол предьщущего кода. Элемент И 7 предназначен дл разрешени прохождени тактовых импульсов с шины 13 на регистр 18 сдвига после записи в него модифицированного кода дл контрол на четность. Регистр 8 сдвига предназначен дл выталкивани единиц кода с последующим их подсчетом на триггере 10 (со счетным входом). Элемент И 9 предназначен дл формировани сигнала о наличии кода дл контрол . Введение входа устройства 12 необходимо дл начального разрешени на модификацию кода с последующей записью в регистр 8 сдвига. Устройство работает следующим образом . В исходном состо нии элементы пам ти устройства (входной регистр 2 регистр 8 сдвига и триггер 10) наход тс в нулевом состо нии. После записи кода с информационного входа 11 устройства в регистр 2 на вход 12 начального запуска устройства подаетс импульс, который через элемент ИЛИ 5 поступает на управл ющий вход дешифратора 3 и разре шает тем самым модификацию (преобразование ) кода Х- MX в соответствий с таблицей преобразовани дешифратором 3 и шифра1тором 4. Модифицированный код запишетс в регистр 8 сдвига и его состо ние будет отличным от нулевого. Так как состо ние регистра сдвига изменитс относительно нулевого , то на выходе элемента И 9 по витс сигнал логической единицы. Сигнал с выхода элемента И 9 посту пает на вход элемента И 7 и подготав ливает его к прохождению тактовых импульсов с шины 13 на вход сдвига регистра 8 сдвига. Информаци в регистре сдвига 8 начнет сдвигатьс в сторону младших разр дов, и выталкиваема единицы младшего разр да регистра 8 сдвига поступает на счетный вход триггера 10. По окончании процесса контрол , когда регистр 8 сдвига примет нулевое состо ние, по содержимому триггера 10 можно судить о четности ( нечетности) кода. При обнулении регистра 8 сдвига на выходе элемента И 9 по витс сигнал логического нул , которьй, во-первых, запретит прохождение тактовых импульсов через элемент И 7 на вход сдвига регистра 8 сдвига и, во-вторых, импулвсом с выхода формировател 6 импульса через элемент ИЛИ 5, поступающим на управл ющий вход дешифратора 3, разрешит модификацию кода и его запись в регистр 8 сдвига. Работа устройства будет продолжатьс аналогично описанному. При этом будет модифицирован и проконтролирован предьщущий код, хранимый в регистре 2, либо поступивший с информационного входа 11 устройства. Обнуление триггера 10 со счетным входом по окончании процесса контрол кода на чертеже не показано. Предположим, на информационный вход 11 устройства поступает код вида 01010010, который запишетс в регистре 2. По импульсу с входа 12 устройства через элемент ИЛИ 5, поступающему на управл ющий вход дешифратора 3, осуществитс модификаци кода и его запись в регистр 8 сдвига. При этом модифицированный код будет вида 00000111. Дл контрол кода такого вида необходимо три тактовых импульса, тогда как дл контрол немодифицированного кода необходимо семь тактовых импульсов. Таким образом, введение новых элементов и св зей позвол ет повысить быстродействие устройства и расширить его функциональные возможности, , так как можно осуществл ть при необходимости многократный контроль поступившего кода. .The invention relates to computing and can be used to check the parity of information received in a parallel code, According to the main author. St. No. 530332, a device is known for controlling a parallel parity binary code containing a trigger, two AND elements and a shift register, the device's information inputs are the parallel inputs of the shift register, the zero outputs of which are connected to the inputs of the first AND element, whose output is with the first input of the second element And, the second input of which is connected to the clock frequency bus, and its output with the shift register shift input, the output of which is connected to the trigger input of the trigger, the trigger output is the output devices m. The disadvantage of this device is a relatively low fast action, determined by the position of the highest bit unit. The purpose of the invention is improving the speed of the device. The goal is achieved by the fact that a code modifier containing an input register, a decoder, an encoder, a pulse driver and an OR element is entered into the device for controlling the I parallel binary parity code, the input register input being the information input of the device, the input register output is connected with the information input of the decoder, the output of which is connected to the input of the encoder, the outputs of which are connected to the parallel inputs of the shift register, the output of the first element And through the pulse shaper connect The first input of the element OR is the initial start of the device. It is connected with the first input of the SHS element, the output of which is connected to the control input of the decoder. The drawing shows the functional scheme of the device for controlling a parallel binary parity code. A device for controlling a parallel binary code for the parity cor holds modifier 1 of the code, which includes input register 2, decoder 3, encoder 4, element 00 OR 5, and pulse shaping unit 6, second element E7, shift register 8, first AND element 9, the trigger 10, the information input 11 and the input .12 of the initial startup of the device, the bus 13 of the clock frequency and the output 14 of the device. Consider the purpose of the elements and connections of the device to control the parallel binary parity code. Modifier 1 of the code is intended to modify the monitored code entering the input 11 of the device by separating ones and zeros, forming a close-packed code with its subsequent parity. Input register 2 is a buffer register and is required to store the code for the duration of its modification and control of the modified code. The storage of the monitored code in the register 2 allows, if necessary, its repeated (multiple) control, which allows to expand the functionality of the device. In addition, a valid code in register 2 can be used after controlling in further computer operations and data transmission and processing systems. Consistently connected decoder 3 and encoder 4 form. the code converter and the actual modification of the monitored code conversion is performed. A modifier code converter, made on the basis of a decoder and an encoder, converts arbitrarily. The structure of the code X in a tightly packed Well. The ES 5 element permits the rewriting of the code received on register 2 from the information input ill, after it has been converted to the shift register 8 for further control. The pulse shaper 6 is designed to form a pulse of rewriting information from register 2 into shift register 8 after the end of the control of the previous code. Element And 7 is designed to enable the passage of clock pulses from bus 13 to shift register 18 after writing the modified code for parity into it. Shift register 8 is designed to push code units and then count them on trigger 10 (with a counting input). Element And 9 is intended to form a signal about the presence of a code for control. The input of the device 12 is necessary for the initial permission to modify the code, followed by recording in the shift register 8. The device works as follows. In the initial state, the device memory elements (input register 2 shift register 8 and trigger 10) are in the zero state. After writing the code from the information input 11 of the device to the register 2, an input pulse 12 is sent to the control input of the decoder 3 and thereby modifies the conversion X of the MX according to the conversion table. decoder 3 and cipher 4. The modified code is written to shift register 8 and its state will be different from zero. Since the state of the shift register changes relative to zero, the signal of the logical unit is outputted from the AND 9 element. The signal from the output of the element And 9 enters the input of the element And 7 and prepares it for the passage of clock pulses from the bus 13 to the input of the shift of the shift register 8. The information in the shift register 8 will begin to shift towards the lower bits, and the low-order bit of the shift register 8 is pushed to the counting input of the trigger 10. At the end of the monitoring process, when the shift register 8 takes the zero state, the contents of the trigger 10 can be judged parity (odd) code. When resetting the shift register 8 at the output of the element I 9, the signal of logical zero, which, firstly, prohibits the passage of clock pulses through the element 7 to the shift input of the shift register 8 and, secondly, impulses from the output of the pulse former 6 through the element OR 5, arriving at the control input of the decoder 3, will allow the modification of the code and its entry in the shift register 8. The operation of the device will continue as described. In this case, the previous code stored in register 2 or received from information input 11 of the device will be modified and monitored. The resetting of the trigger 10 with a counting input at the end of the process control code in the drawing is not shown. Suppose that the information input 11 of the device receives a code of the type 01010010, which is written in register 2. The impulse from the input 12 of the device through the OR element 5 arriving at the control input of the decoder 3 will be modified in the code and written to the shift register 8. In this case, the modified code will be of the form 00000111. To control a code of this type, three clock pulses are needed, while for the control of an unmodified code, seven clock pulses are needed. Thus, the introduction of new elements and connections allows to increase the speed of the device and expand its functionality, since it is possible to carry out, if necessary, multiple control of the received code. .