Claims (2)
Цель изобретени - повышение быстродействи . 3 7 Дл этого в устройство введены объе диненные по первому входу дополнительные элементы ИЛИ и пороговый блок, а также третий триггер, дополнительный элемент задержки и два дополнительных элемента И, к объединенным первым вхо дам которых подключен выход третьего элемента И, а к вторым входам дополнительных элементов И подключены соответственно единичный и нулевой выходы третьего триггера, к входам установки в единицу и в нуль которого подключены соответственно выходы порогового блока и дополнительного элемента задержки, вход которого объединен с выходом первого дополнительного элемента И и вторыми входами дополнительных элементов ИЛИ, третьи и первые входы которых соответственно подключены к входам перво го и второго элементов ИЛИ, а выходы дополнительных э лементов ИЛИ подключе ны к счетным входам соответствующих разр дов регистра, при этом выход второго дополнительного элемента И подклю чен к вторым входам четвертого и п того элементов И. На чертеже приведена структурна электрическа схема предложенного устройства . Асинхронное устройство дл определени четности информации содержит регистр 1, первый 2, второй 3, третий 4 . элементы ИЛИ, первый 5, второй 6 и третий 7 триггеры, элементы задержки 8 и 9, дополнительные элементы ИЛИ 10, пороговый блок 11, элементы И 12 20 и два дополнительных элемента И 21 22. Устройство работает следующим обра зом. В исходном состо нии триггеры 5наход тс в нулевом состо нии. Входна .М -разр дна кодова комбинаци поступает в параллельном виде на входы устройства и через элементы ИЛИ 10 записываетс в регистр 1. Одновременно все входные импульсы подаютс на элемент ИЛИ 3 и пороговый блок 11. С выхода элемента ИЛИ 3 импульс, соответствующий моменту записи, поступает на вход элемента задержки 8 и на единичный вход триггера 6. Последний уста навливаетс в единичное состо ние и открывает элемент И 14. Через врем С соответствующее времени эадернски элемента 8, импульс через открытый элемент И 14 поступает на вход элемента ИЛИ 3 и входы элементов И 21 к 22. 5 Пороговый блок 11 реализует функI ,если ё q. П. . о, если . S ац « i-1 И - разр дность числа; а - 1-й разр д входной кодовой комбинации. Р 1, то триггер 7 устанавливаетс в единичное состо ние. Следовательно , открыт элемецт И 21, им. пульс с которого поступает на вход элемента задержки 9 и на входы элементов ИЛИ 10. Кодова комбинаци , записанна в регистр 1, инвертируетс . Через врем 2. .Z. выхода элемента задержки 9 на вход триггера 7 поступает импульс , устанавливающий триггер 7 в нулевое состо ние. Второй импульс, поступающий с .элемента И 14, открывает элемент И 22.Элементы И 15, 17, 19 подсоединены к единичным выходам соответствующих раз-ч р дов регистра 1, импульс через них npoi ходит лишь в том случае, когда в разр де записана 1. Наоборот, через элементы И 16, 18, 20 импульс проходит лишь тогда, когда в соответствующем разр де регистра 1 записан О. Если в первом разр де регистра 1 записана 1, то импульс с выхода элемента И 22 поступает через элемент И 15 на вход элемента ИЛИ 2. Одновременно с выхода элемента И 15 импульс через элемент ИЛИ. 10 подаетс на счетный вход первого разр да регистра 1. Следующий импульс с элемента И 22 вновь подаетс на входы элементов И 15 и 16, однако теперь уже первый разр д регистра 1 находитс в нулевом состо нии и этот импульс проходит через элемент И 16 на вход элементов И 17 и 18. Элементы И 17 и 18 работают аналогично элементам И 15 и 16. Если во втором разр де регистра 1 записана I, то импульс проходит через элемент И 17 на элемент, ИЛИ 2 и через элемент. ИЛИ 10 - на счетный вход второго разр да регистра 1, а следующий импульс - через элемент И 18. Если же во в.торЬм разр де регистра 1- записан О, то импульс сразу поступает на элемент И 18 и т. д. С выхода элемента ИЛИ 2 импульсы, соответствующие символам во входной кодовой комбинации, поступают на 57 счетный вход триггера 5. С выхода последнего элемента И 20 импульс попадает на входы элементов И 12 и 13, Если число единиц в кодовой комбинации четное, то импульс проходит через элемент И 13 на выход 23, а если нечетное , то импульс проходит через элемент И 12 на выход 24. Через элемент ИЛИ 4 любой из этих импульсов поступает на входы установки в нуль триггеров 5-7, это приводит схему в исходное состо ние. Если при приеме входной кодовой ком бинации с выхода порогового блока 11 поступает , нулевой сигнал ( F « О), то инвертировани содержимого регистра 1 не производитс и первый импульс сразу проходит через элемент И 22. Далее уст ройство работает аналогично рассмотренному случаю. В случае, если И нечетно, необходимо выход порогового блока 11 соединить с дополнительным входом элемента ИЛИ 2. Это позволит скорректировать начальное состо ние триггера 5 при инвертировании содержимого регистра 1. Пороговый блок 11 реализует в .этом случае функцию 2, , если Ы 2 а „ ин о,если , Среднее врем декодировани в предлагаемом устройстве меньше, чем в известном , и определ етс количеством единиц в разр дах регистра 1, которое всегда будет меньше или равно h|The purpose of the invention is to increase speed. 3 7 For this, additional OR elements and a threshold block, a third trigger, an additional delay element, and two additional AND elements, whose combined first inputs have an output of the third AND element, and the second inputs of an additional input element, are introduced into the device. elements And are connected respectively to the unit and zero outputs of the third trigger, to the inputs of the installation in the unit and to the zero of which are connected respectively the outputs of the threshold block and an additional delay element, the input of which combined with the output of the first additional element AND and the second inputs of the additional OR elements, the third and first inputs of which are respectively connected to the inputs of the first and second OR elements, and the outputs of the additional elements OR are connected to the counting inputs of the corresponding register bits, while the output of the second An additional element is And is connected to the second inputs of the fourth and fifth elements I. The drawing shows the electrical circuit diagram of the proposed device. An asynchronous device for determining the parity of information contains a register 1, first 2, second 3, third 4. the OR elements, the first 5, the second 6, and the third 7 triggers, the delay elements 8 and 9, the additional elements OR 10, the threshold block 11, the AND 12 20 elements and the two additional AND 21 22 elements. The device works as follows. In the initial state, the triggers are in the zero state. The input .M-size of the code combination enters in parallel the input of the device and through the elements OR 10 is written to the register 1. At the same time, all input pulses are fed to the element OR 3 and the threshold unit 11. From the output of the element OR 3, the pulse corresponding to the recording moment arrives at the input of the delay element 8 and at the single input of the trigger 6. The latter is set to one state and opens the element And 14. After time C corresponding to the time of the eadron element 8, the pulse through the open element And 14 enters the input ele ment OR 3 and the inputs of the elements 21 to 22. 5 The threshold unit 11 implements the functionI, if е q. P. . oh if. S ac «i-1 I - the number of digits; a is the 1st bit of the input code combination. P 1, then the trigger 7 is set to one. Therefore, element 21 and it is open. the pulse from which is fed to the input of the delay element 9 and to the inputs of the elements OR 10. The code pattern recorded in register 1 is inverted. Through time 2. .Z. the output of the delay element 9 to the input of the trigger 7 receives a pulse, which sets the trigger 7 to the zero state. The second impulse coming from the AND 14 element opens the AND 22 element. The AND 15, 17, 19 elements are connected to the unit outputs of the corresponding register register 1, the pulse through them npoi goes only when the discharge is written 1. On the contrary, the impulse passes through the elements 16, 18, 20 only when O is written in the corresponding discharge register de register 1.If the first discharge of register de register 1 is recorded 1, the impulse from the output of the element And 22 enters through the element 15 and 15 input element OR 2. Simultaneously with the output element AND 15 pulse through the element OR. 10 is fed to the counting input of the first bit of register 1. The next pulse from element 22 is again fed to the inputs of elements 15 and 16, however now the first bit of register 1 is in the zero state and this pulse passes through element 16 to the input And 17 and 18 elements. And 17 and 18 elements work similarly to And 15 and 16 elements. If I is recorded in the second order of register 1, the pulse passes through the element And 17 to the element, OR 2 and through the element. OR 10 - to the counting input of the second register register 1, and the next pulse - through the element AND 18. If in the second one of the register register 1- O, the pulse immediately goes to the element And 18, etc. From the output of the element OR 2 pulses corresponding to the characters in the input code combination, go to the 57 counting input of the trigger 5. From the output of the last element AND 20 the pulse goes to the inputs of the elements 12 and 13, If the number of ones in the code combination is even, then the pulse passes through the element AND 13 to exit 23, and if odd, the pulse passes through the element And 12 to output 24. Through the OR 4 element, any of these pulses is fed to the inputs of the setting of the flip-flops 5-7, this brings the circuit to the initial state. If a zero signal (F "O) is received when receiving an input code combination from the output of the threshold unit 11, the register 1 is not inverted and the first pulse immediately passes through the element And 22. Next, the device works in the same way as the case. If AND is odd, it is necessary to connect the output of the threshold block 11 to the additional input of the element OR 2. This will allow the initial state of trigger 5 to be corrected when the contents of register 1 are inverted. The threshold block 11 implements function 2 in this case, if Y 2 a Iin o, if, the average decoding time in the proposed device is less than the known, and is determined by the number of units in the bits of register 1, which will always be less than or equal to h |
2. В 5 случае, если все кодовые комбинации равноверо тны и И четно, ср2(,, tiMK-t-...-V -С |т.С(.)1:.СХ|„. - C{,)...+ Cj tjc; Формула изобретени Асинхронное усгройсгво дл определени четности информации по авт. св. № 552609, отличающеес тем, что, с целью повышени быстродействи , в него введены объециненныа по первому входу дополнительные элементы ИЛИ и пороговый блок, а также третий триггер, дополнительный элемент задержки и два дополнительных элемента И, кобъединенным первым входам когорых подключен выход третьего элемента И, а к вторым входам дополнительных элементов И подключены соответственно единичный и нулевой выходы третьего триггера, к входам установки в единицу и в нуль которого подключены соответственно выходы порогового блока и дополнительного элемента задержки, вход которого объединен с выходом первого дополнительного элемента И и вторыми входами дополнительных элементов ИЛИ, третьи и первые входы которых соответственно подключены к входам первого и второго элементов ИЛИ, а выходы дополнительных элементов ИЛИ подключены к счетным входам соответствующих разр дов регистра, при этом выход второго дополнительного элемента И подключен к BTof)biM входам четвертого и п того элементов И. ..2. In 5 cases, if all code combinations are equal and And even, cf2 (,, tiMK-t -...- V -C | tC (.) 1: .СХ | „. - C {,) ... + Cj tjc; Asynchronous use for determining the parity of information on the author. St. No 552609, characterized in that, in order to increase speed, additional elements OR and threshold block, as well as the third trigger, additional delay element and two additional elements AND connected to the first inputs of which the third element AND are connected, are introduced into it , and the second inputs of the additional elements And are connected respectively to the unit and zero outputs of the third trigger, to the inputs of the installation in the unit and to the zero of which are connected respectively the outputs of the threshold block and the additional delay element, the input of which is combined with the output of the first additional element AND and the second inputs of the additional OR elements, the third and first inputs of which are respectively connected to the inputs of the first and second OR elements, and the outputs of the additional OR elements are connected to the counting inputs of the corresponding register bits, This output of the second additional element And is connected to BTof) biM inputs of the fourth and fifth elements I. And.