KR920005220B1 - 두벡터신호의 벡터합크기 발생용장치 - Google Patents

두벡터신호의 벡터합크기 발생용장치 Download PDF

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Abstract

내용 없음.

Description

두벡터신호의 벡터합크기 발생용장치
제1도는 디지탈 TV수상기에서 자동플레쉬 보정을 실행하는 종래기술의 실시예인 회로에 대한 블록선도.
제2도 및 제3도는 본 발명을 구체화하는 직교벡터의 벡터합 크기를 발생하는 회로에 대한 블록선도.
* 도면의 주요부분에 대한 부호의 설명
12 : 크기검출기 13 : 각 검출기
38 : 스위치 39 K값 발생기
40 ; 배율기 41 : 가산기
본 발명은 두벡터(Vector)신호의 벡터합 크기의 근사값을 발생하는 장치에 관한 것이다. 본 발명은 의도된 기능에 관해서 일반적으로 적용되지만 특히 디지탈 TV수상기에서 유용하고 본문에서 기술될 것이다.
많은 전자적 시스템에서는 직교신호의 벡터합 크기를 결정하는 것이 필요하다. 예를들어, 디지탈 수상기에서는 색도벡터의 크기 및 위상을 조작함으로써 자동플레쉬(f lesh) 색보정을 실행하는 것이 편리하다. 그러나, 이러한 벡터는 I 및 Q또는 (R-Y) 및 (B-Y) 색혼합 신호에 의해 나타나는 구적신호형태로 되어 있다. 이와같이, 요구된 조작을 실행하기 위해서는, 색도벡터의 크기는 이의 성분부분으로 결정되어져야만된다.
벡터의 크기는 직교성분의 진폭값 자승합의 평방근을 발생함으로써 확인될 수 있다고 공지되어 있다. 이것은 진폭값을 자승하는 배율기 회로와, 자승을 합산하는 가산기회로와, 합의 평방근을 결정하는 평방근 회로의 이용으로 성취될 수 있다. 교체로, 함수는 벡터 크기값을 발생하기 위해서 성분진폭값의 대수(log)를 발생하고, 대수를 적절히 조합하고 역대수(antilog)를 발생함으로써 실행된다. 또다른 방법은 인가된 어드레스 코드의 벡터합의 크기와 상응하는 출력값을 발생하도록 프로그램된 메모리에 인가된 어드레스로서 성분벡터의 크기값을 조합하는 것이다.
본 기술의 신호처리에 능숙한 사람에게는 상술한 방법들이 증가하는 신호비트로 선형이상으로 증가하는 상당량의 처리용 하드웨어를 필요로 하게 된다는 것을 쉽게 인식할 수 있을 것이다. 또한, 필요성분은 광대역 신호를 실제시간 처리하는데 쉽사리 이용가능하지 않다. 이들은 특히 최소로 회로성분을 유지하는 것이 바람직하고 성분이 VLSI집적형태로 실현화되어져야 하는 경우의 디지탈 TV 수상기에서는 제한적인 단점이 된다.
본 발명이 원리에 따른 장치는 두 성분벡터의 벡터합의 크기값을 발생한다. 벡터합과 성분중 한 성분의 축 사이에서 성분벡터 및 각에 상응하는 신호는 원에서부터 수신된다. 수단은 각의 값에 응답하여 계수값 K를 발생한다. 웨이팅 기능수단은 인수 K로 인가된 신호를 웨이트한다. 가산회로는 웨이팅수단의 출력에 결합된 한 입력을 갖는다. 또한 수단은 두성분중 한성분을 웨이팅수단의 제2입력에 결합하고 다른 성분을 가산수단의 제2입력에 결합한다. 가산수단의 출력은 두성분벡터의 벡터합의 크기를 나타내는 신호를 발생시킨다.
인수 K는 벡터 I 및 Q의 하나에 상대하는 벡터 C의 위상각에 관련된 가변값이다. 이러한 대수인 벡터 C의 크기를 발생하는데 필요한 회로는 상당히 감소되며 또한 상술된 방법에서 필요로 하는 회로보다 쉽게 실현가능하다.
이하 첨부된 도면을 참조하여 더욱 상세히 설명하고자 한다.
제1도의 회로는 디지탈 TV 수상기에서 자동 플레쉬 보정을 실행하는 장치의 실시예이다. 회로는 수상기의 색신호 처리부내에 놓여지고 휘도 성분등등으로 분리된 후에 합성신호의 색성분에 의해서 동작한다. 제1도에서, 신호는 비록 개념학상으로는 아나로그 신호처리에 적용가능하지만 디지탈형식(예를들어, 8비트병렬 PCM 신호)이다. 회로동작에 대한 상세한 설명은 1983년 6월 7일자로 출원되고 "TV 수상기용자동틴트회로"라는 제목으로 기재된 미합중국 특허출원 제501,896호에서 기술되어져 있다.
요약하면 제1도의 회로는 다음과 같이 동작한다. 자동플레쉬 보정은 색도벡터의 위상각이 플레쉬 칼라에 연관된 특정범위값내에 있을 때마다 I성분벡터쪽으로 색도벡터를 회전시킴으로써 실행된다. 그러나, 색도벡터는 실제로 직교색혼합신호벡터 I 및 Q의 형태로 이의 성분부분에 의해 나타내진다. 회로는 회전된 색도벡터에 상응하는 실제로 직교색혼합신호 I' 및 Q'에 의해 나타난 회전된 색도신호를 출력한다.
I 및 Q신호는 단자(10 및 11)에 각각 인가되어져 신호는 단자(10 및 11)에서 크기검출기(12) 및 검출기(13)로 전달된다. 크기검출기는 I 및 Q신호의 벡터합의 크기를 나타내는 신호 C 예를들어,
Figure kpo00001
를 발생하여 버스(14)상에 이 신호를 발생한다. 각 검출기는 각 θ를 나타내는 신호를 버스(15)상에서 발생한다. 각 신호는 어드레스 코드로서 소자(21 및 22)에 인가되고 소자(21 및 22)는 이의 입력에 인가된 어드레스코드와 상응하는 편각의 Sin 및 COS값을 각각 발생한다. 소자(21및 22)는 판독전용 메모리(ROM'S)일 수 있다. 플레쉬음조에 기인하는 각범위내에서 존재하지 않는 각 θ에서는 ROM'S은 인가된 각 값의 Sin 및 COS을 출력하도록 프로그램된다. 플레쉬음조에 연관된 각의 범위내에 있는 각 θ에서는, ROM'S은 θ+Δθ에 상응하는 각의 Sin 및 COS을 발생하여 여기서 Δθ는 원하는 회전각을 나타내며 θ의 함수이다.
Sin 및 COS값은 각각 배율기(24 및 25)에 인가되고 이들값은 플레쉬 보정성분벡터 I'=C COSθ 및 θ'=C Sinθ를 발생하는 크기값 C만큼 배율된다.
제2도는 제1도의 크기검출기를 대용할 수 있는 본 발명을 구체화하는 회로를 도시한다. 제2도의 회로는 연산법에 따라 벡터 I 및 Q의 벡터합 크기인 C를 발생한다.
Figure kpo00002
인수 K는 벡터합과 성분벡터 I 또는 Q중의 한축 사이의 각 θ에 의해서 변화한다. 예를들어, 만일 θ가 벡터합과 I벡터축간의 각이라면, 벡터합의 크기와 정확히 같은 C=I+KQ, I＞Q에서는 K는 (1-COSθ)/Sinθ와 같아야만 하고 C=θ+KI, I＜Q에서는, K는 (1-Sinθ)/COSθ와 같아야만 되는 것으로 도시된다. 0에서 90˚간의 θ범위에서는, K는 0°의 0값에서 45˚의 0.41값으로 실제로 단조롭게 증가하므로, 45˚의 0.41값에서90˚의 0값으로 실제로 단조롭게 감소된다.
각각의 θ값에서 K값은 방정식(1a) 및 (1b)의 계산 C에서 사용하도록 계산된다. K값은 θ값으로 어드레스된 ROM에 프로그램되어 실시간계산의 필요를 제거시킨다. 만일 K값이 정확한 C의 값을 갖는것을 필요치 않는다면, 같은값의 K가 ROM의 규격을 감소시키도록 각의 범위에서 이용될 수 있다. 예를들어 만일 13의 K값만이 0에서 45˚의 범위에서 이용된다면 (K값 각각의 약 3.5˚를 걸친다) C에서의 최대오차는 0.5%보다도 적게 될수가 있다.
방정식(1a) 및 (1b)에서의 K는 웨이팅율이다. 디지탈시스템에서 웨이팅회로는 웨이팅계수가 역전력 2배수가 되는것을 상당히 간략화 시킨다. 이것은 공지된 간단한 비트 이동, 비트 이동 및 가산기법으로 배율이 실행되도록 하게 한다. 그러나 본 기준에 따라 선택한 K값은 계산된 C값의 정확성을 희생한다. 예를들어, 만일 (본 기준에 따라 선택된) K값 13이 0-45˚범위(테이블 I을 참조)에서 사용되면, 최대의 백분율 오차는 단지 1.6%일것이고 K값이 변화하는 경우 적은 범위의 각에서 발생될 것이다.
[테이블 1]
Figure kpo00003
I 및 Q의 벡터합 크기 C는 표시되지 않은 스칼라양이므로, 계산은 성분벡터 I 및 Q의 절대 또는 표시되지 않은 크기값을 사용하여 이루어진다. 이것은 가능각의 범위가 C벡터가 존재하는 상한(象限)과는 무관하게 0-90˚로 제한되므로 각 검출을 간략화시킨다.
제2도에서 직교 I 및 Q벡터성분에 상응하는 신호샘플은 단자(30및 31)에 각각 인가되고 이 신호샘플은 단지(30 및 31)에서 회로소자(32 및 33)로 전달된다. 소자(32 및 33)는 인가된 신호샘플의 절대값을 발생하고 각각의 샘플의 적당한 부호(sign)비트에 응답하는 신호를 선택적으로 상보하는 회로일 수 있다.
I 및 Q의 절대값은 버스(34 및 35)를 통하여 감산기 회로(37)에 인가된다. 차부호는 I의 크기가 Q의 크기보다 큰지 작은지를 예를들어, I가 Q부호비트보다 크다면 논리 1이고 I가 Q부호비트보다 적다면 논리 0인것을 표시한다. 부호비트(sign)는 스위치(38)에 인가되어 스위치상태를 제어한다. 스위치(38)는 버스(34 및 35)에 각각 결합된 제1 및 제2입력포트나 단자를 가진다. 또한 버스(43 및 44)에 각각 결합된 제1 및 제2출력포트를 갖는다. 논리 1(즉, I＞Q)인 소자(37)로부터 나온 부호비트에 응답하는 스위치(38)는 버스(35)상의 Q샘플을 버스(43)에 인가하고 버스(34)로부터의 I샘플을 버스(44)에 인가한다. 논리 0(즉, I＜Q)인 부호비트에 응답하는 스위치(38)는 버스(34)로부터의 I샘플을 버스(43)에 인가하고 버스(35)로부터의 Q 샘플을 버스(44)에 인가한다.
버스(43)는 이동 및 가산웨이팅 회로일 수 있는 배율기소자(40)의 한 입력포트로서 결합된다. 소자(39)의 K값이나 K값에 상응하는 제어신호는 배율기(40)의 제2입력에 인가된다. 배율기(40)는 K로 웨이트되어 인가된 샘플값에 상응하는 출력값을 발생한다.
배율기(40)의 웨이트된 샘플은 가산기회로(41)의 한 입력포트에 인가되고 버스(44)상의 샘플은 가산기(41)의 제2입력포트에 인가된다. 가산기(41)의 출력합은 방정식(1a) 및 (1b)에 따라 크기 C에 상응한다.
각 θ값은 버스(34 및 35)로부터 입력을 수신하는 각 검출기(36)에 의해 발생된다. 각 검출기(36)는 I 및 Q샘플에 응답하여 샘플 logI 및 logQ를 발생하고 감산기에 응답하여 logQ-logI와 같은 차를 발생하는 log 테이블과 차에 응답하여 log차의 아크탄젠트 θ를 발생하느 역대수 테이블을 구비한다. θ값은 K 인수 또는 K인수에 상응하는 제어신호를 발생하는 소자(39)에 인가된다. 만일 배율기(40)가 진배율기 회로이라면, K값과 같은 실제계수가 요구되어진다는 것에 주목된다. 교체로, 만일 소자(40)가 예를들어 이동 및 가산형 웨이팅 회로하면, 소자(39)에 의해 발생된 값은 요구되는 웨이트 샘플값을 발생하기 위해서는 필수인 비트 이동을 제어하는데 필요한 신호일 것이다.
테이블 I에서, 0에서 45˚간의 K값만이 계산되고 소자(39)에 기억되기 위해서는 약 45˚로 미로(mirror)된다는 것이 보여진다. 그러므로 각 검출기(36)는 0에서 45˚의 출력값을 발생하도록 설계된다. 이것은 버스(43 및 44)상의 샘플값의 절대값을 입력으로서 소자(36)에 인가함으로써 가장 쉽사리 성취되어진다. 벡터가 I＞Q에 대해서 버스(43 및 44)상에서 전환된다고 생각하면, 각 검출기(36)는 0에서 45˚와 같은 각 θ값 즉 아크탄젠트(Q/I)를 발생할 것이다.
I＜Q에서는 각 검출기(36)는 90-θ˚와 같이 도시되는 아크탄젠트(I/Q)값을 발생하여, 45에서 90˚와 같은 θ에 대해서 소자(36)에 의해 발생된 각의 값은 45에서 0˚로 각의 값이 될것이다
사실상, 0에서 90˚의 각 θ가 검출기(36)에 의해서 발생되면, 모든 샘플값 C는 방정식(1a)과 적당한 K인수로 발생된다. 본 실시예에서는 감산기(37) 및 스위치(38)는 회로에서 제외될 수가 있다. 즉, 각 검출기(36)와 K값 발생기(39) 및 배율기(40)는 더욱 복잡하게 된다.
제2도의 회로가 제1형의 배열상태로 실행된다면 각 검출기(36)는 제거될 수 있고 각의 값은(점선 (15)으로 도시된 버스를 통하여)제1도의 각 검출기(13)에서 얻게될 수 있다. 이 상태에서 각 검출기(13)는 0-360˚각θ의 전범위를 발생하고 K값 발생기(39)는 0-360˚의 범위각을 0-45˚의 범위각이나 0-90˚의 범위각으로 변환하도록 복호기를 포함할 것이다.
제3도는 제2도 회로의 변형이다. 회로에서 I 및 Q직교벡터는 입력포트(50 및 51)에 인가된다. 이들 신호는 디지탈 처리 기술에서 공지된 기법으로 단일 절대값 회로(54)에 의하여 랫치(52,53,55 및 56)를 통하여 다중화된다. 랫치(55 및 56)로부터 나온 I 및 Q의 절대값은 샘플 I 또는 Q중 더큰것을 표시하는 부호 비트 출력을 발생하는 감산기(58)에 인가된다. 감산기(58)로부터의 부호비트는 제어신호로서 멀티플렉서(57 및 59)에 인가된다. 랫치(55 및 56)로부터 나온 양 I 및 Q신호는 입력신호로서 두 멀티플렉서(57 및 59)에 인가된다. 감산기(58)로부터 나온 부호 비트출력에 응답하여, 멀티플렉서(57)는 I 및 Q 샘플중 큰것을 출력하고 멀티플렉서(59)는 작은것을 출력한다(멀티플렉서(57 및 59)는 제2도에서 스위치(38)의 기능을 실행한다).
멀티플렉서(57)로부터 나온 버스(66)상의 출력샘플은 랫치(62)로부터의 제2입력을 수신하는 다른 멀티플렉서(60)의 한 입력에 인가된다. 멀티플렉서(60)의 출력은 제1입력으로서 가산기회로(61)에 인가된다.
멀티플렉서(59)로부터 나온 출력샘플은 비트이동기(63)의 신호입력에 인가되고, 비트이동기(63)의 출력은 제2입력으로서 가산기(61)에 인가된다. 비트이동기(예를들어, 어드밴스트 마이크로 디바이시즈 인코포레이티드 AM 25 S10비트 이동기)는 입력샘플우향 N비트위치의 모든 비트를 이동시킨다. 값 N은 소자(64)로부터 공급된 제어신호이다. 비트위치의 우향이동은 2N으로 샘플값을 분할하는데, 즉, 샘플이 비트이동된 우향 3비트위치이면 샘플값은 8로 분할된다. 2N번째 인수의 중간값으로 2진수를 분할하기 위해서는 샘플은 다른비트위치로 연속비트 이동되어 연속결과는 기억되어 합산된다.
제3도의 배열에서, 단일가산기(61)는 방정식(1a) 및 (1b)의 가산과 이동 및 웨이팅실행에 필요한 가산을 실행하도록 사용된다. 가산기(61)의 출력은 랫치(62)에 인가되고, 랫치(62)는 중간결과를 기억하고, 이 결과는 멀티플렉서(60)에 입력샘플로서 인가된다.
이동 및 가산함수는 입력샘플주기마다 세개 사이클을 갖는다라고 가정을 하자. 샘플주기 초기 T0에서 클럭 øB(제3b도)의 제어하에서의 멀티플렉서(60)는 멀티플렉서(57)의 샘플 I0를 가산기(61)에 인가한다. 같은 주기동안 각 θ에 의해 정해진 N인수와 상응하는 제1이동제어신호는 클럭킹신호 øA에 응답하는 소자(64)에 의해 비트이동기(63)에 인가된다. 멀티플렉서(59)로부터 나와 이동기(63)에 인가된 현재신호샘플 Q0은 2N1로 Q0를 분할하는 N1비트위치 이동된다. 분할된 Q0샘플 및 I0샘플은 가산기(61)에서 합산되어 I0+Q0/2N1 값을 발생한다. 이값은 고레벨진행클럭 øA의 선연에 의해 시간 T1에서 랫치(62)에 기억된다. 시간 T1에서 멀티플렉서(60)는 가산기(61)의 입력에서 I0샘플을 분리한다. 클럭 øA의 제어하에서 시간 T1에서 소자(64)는 같은 Q0샘플 N2비트위치를 비트이동시키는 이동기(63)에 제2이동제어신호를 인가한다. Q0/2N2값은 가산기(61)에서 I0+Q0/2N1값과 합산되어 새로운 합 I0+Q0/2N+1+Q0/2N2는 시간 T2에서 랫치(62)에 기억된다. 동시에, 시간 T2에서 제3이동제어값은 이동기(63)에 인가되고 샘플 Q0는 Q0/2N3를 발생하는 비트이동된 N3비트위치이다. 이값과 랫칭(62)에 기억된 최종합은 가산기(61)에서 합산되어 다음 방정식에 따라 크기 C를 발생한다.
C0=I0+Q0/2N1+Q0/2N2+Q0/2N3(2)
= I0+(1/2N1+1/2N2+1/2N3)Q0(3)
= I0+KQ0
이 최종적인 합은 클럭 øB의 제어하에서 다음 샘플주기의 시작시에 랫치(65)에서 다른 처리를 하는데 기억된다. 본 실시예에서 웨이팅은 단일비트 이동주기에 의해 실행될 수 있고, 제2 및 제3 사이클 동안 비트이동기(63)에 인가된 제어신호는 비트이동기의 출력을 디스에이블시키도록 배열되어 0값이 이들 사이클동안 랫치(62)에 기억된 합에 가산될것이다. 시스템은 요구된 정확성 또는 대역폭/타이밍 제한등등에 좌우되는 얼마간의 샘플로 동작될 수 있고 3사이클/샘플속도는 엄밀한 실시예이다.

Claims (11)

  1. 두 성분 벡터의 벡터합의 크기값을 발생하기 위하여, 상기 두 성분 벡터에 상응하는 신호원과, 벡터합과 상기 두성분 벡터중 한 벡터축간의 각에 상응하는 각 값원을 구비하는 장치에 있어서, 상기 각값(θ)에 응답하여 상기 각값에 관련된 계수값 K를 발생하기 위한 수단(39)과, 상기 값 K에 응답하여 인가된 신호를 웨이트하기 위한 수단(40)과, 상기 웨이팅수단에 결합된 제1입력포트, 제2입력포트 및 출력포트를 갖는 가산 회로(41)와, 상기 신호원으로부터 나온 상기 두성분 벡터 신호중 한 신호를 상기 가산회로의 제2입력포트에 결합하고, 상기 두성분 벡터 신호중 나머지 신호를 상기 웨이팅 수단에 결합하기 위한 수단(32,33,37,38)을 구비하며, 상기 가산 회로의 출력 포트에서 발생된 신호값 C는 상기 두성분 벡터 신호(I,Q)의 벡터합의 크기값을 나타내는 것을 특징으로 하는 두벡터 신호의 벡터합 크기발생용 장치.
  2. 제1항에 있어서, 상기 가산 회로 및 상기 웨이팅 수단에 상기 신호원을 결합하는 상기 수단(32,33,37,38)은 상기 두성분 벡터 신호(I,Q)의 크기만을 통과시키는 최소한 하나이상의 절대값 회로(32,33)를 포함하는 것을 특징으로 하는 두벡터 신호의 벡터합 크기발생용 장치.
  3. 제2항에 있어서, 상기 결합수단(32,33,37,38)은 신호벡터 A 및 B에 응답하여 보다적은 크기를 갖는 신호벡터 A 또는 B를 결정하는 수단(37)을 구비하고, 상기 웨이팅수단(40)은 K값에 상응하는 신호에 응답하여 계수 K로 보다적은 크기를 갖는 신호벡터 A 또는 B를 웨이트하고, 상기 가산수단(41)은 보다큰 크기를 지닌 신호 벡터 A 또는 B에 상응하는 신호와 웨이트된 신호를 합하고, 가산회로의 출력은 벡터합의 크기와 실제로 동일한 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  4. 제3항에 있어서, 보다 적은 크기의 벡터를 결정하는 상기 수단(37)은 상기 두성분 벡터신호의 상기 신호원에 결합되어 상기 두성분 벡터 신호의 상기 한 신호의 크기가 상기 두성분 벡터신호의 상기 나머지의 크기보다 클때는 제1상태를 갖고 그렇지 않으면 제2상태를 갖는 제어 신호(SGN)를 발생하는, 상기 수단을 구비하며, 상기 결합수단은 상기 제어 신호에 응답하여 보다큰 크기를 갖는 두성분 벡터 신호중 한 신호의 절대값을 가산회로의 제2입력에 결합하고, 두성분 벡터 신호중 나머지 신호를 웨이팅 수단에 결합하는 스위치 수단(38)을 구비하는 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  5. 제1항 또는 제3항에 있어서, 상기 웨이팅 수단(40)은 이동 및 가산회로를 구비하고 계수값 K는 비트 이동 제어신호의 형태인 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  6. 제1항에 있어서, 계수값 K를 발생하는 상기 수단(39)은 어드레스코드로서 인가된 상기 각값(θ)에 응답하는 값 K를 출력하도록 프로그램된 ROM인 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  7. 제1항 또는 제6항에 있어서, 계수값 K를 발생하는 상기 수단(39)은 각 θ의 소정된 범위에 대해서 K값과 동일한 것을 발생하는 것을 특징으로 하는 두벡터 신호의 벡터합 크기발생용 장치.
  8. 제1항에 있어서, 상기 성분 벡터는 사실상 직교인 두벡터 신호 I 및 Q이고, 상기 결합수단(32,33,37,38)은 1벡터 신호를 상기 가산회로(41)의 제2포트에 결합하는 결합수단(33,38)과 Q벡터 신호를 상기 웨이팅 회로(40)에 결합하는 결합 수단(32,38)를 구비하며, 상기 출력포트에서 이용가능한 값은 최소한 각 범위값에서 합 I+KQ와 동일하고, 합 I+KQ는 I 및 Q의 벡터합의 크기 C와 근사한 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  9. 제8항에 있어서, I신호벡터를 가산기 회로에 결합하고 Q신호벡터를 웨이팅 수단에 결합하는 상기 수단(32,33,37,38)은, 상기 I 및 Q신호에 응답하여 I신호 벡터의 크기가 Q신호벡터의 크기를 초과할때 제어신호를 발생하는 수단(37)과, I 및 Q신호 벡터를 인가하는 입력포트와, 가산기 회로의 제2입력에 결합된 제1출력포트와, 웨이팅 수단의 제2입력에 결합된 제2출력포트를 갖는 스위치수단(38)을 구비하고, 상기 스위치 수단은 상기 제어 신호에 응답하는 각각 제1 및 제2출력포트에 I 및 Q신호 벡터를 결합하고 그렇지 않으면 제2 및 제1출력포트에 I 및 Q신호 벡터를 결합하는 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  10. 제9항에 있어서, I신호 벡터를 가산기 회로(41)에 결합하고 Q 신호 벡터를 웨이팅 수단(40)에 결합하는 상기 수단(32,33,37,38)은 I 및 Q신호 벡터를 인가하는 수단과 가산기 회로 사이에 결합된 수단(32,33)과 I 및 Q신호 벡터를 신호 크기와 상응하는 신호로 변환하는 웨이팅 수단을 또한 포함하는 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
  11. 제1항에 있어서, 색도 벡터를 효과적으로 회전 시킴으로써 색보정을 실행하는 형인 색보정 회로를 갖는 TV 수상기에 포함되며, 상기 두성분 벡터는 실제로 제1 및 제2의 직교 혼색신호인 것을 특징으로 하는 두벡터 신호의 벡터합 크기 발생용 장치.
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