RU1783524C - Устройство дл поворота вектора - Google Patents
Устройство дл поворота вектораInfo
- Publication number
- RU1783524C RU1783524C SU904819412A SU4819412A RU1783524C RU 1783524 C RU1783524 C RU 1783524C SU 904819412 A SU904819412 A SU 904819412A SU 4819412 A SU4819412 A SU 4819412A RU 1783524 C RU1783524 C RU 1783524C
- Authority
- RU
- Russia
- Prior art keywords
- input
- vector
- adder
- output
- subtractor
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и другим област м, св занным с необходимостью преобразовани координат сигнала, например в устройствах регулировани фазы. Целью изобретени вл етс упрощение устройства за счет уменьшени количества операций умножени при преобразовании. Поставленна цель достигаетс введением трех сумматоров и организацией новых св зей. Устройство дл поворота вектора содержит умножители 1-3, первый сумматор 4, первый вычитатель 5, входы 6, 8, 9, 13, выходы 7, 10, второй сумматор 11, третий сумматор 12, второй вычитатель 14. 2 ил.
Description
ч со ы ел
ю
Фиг. 2.
Изобретение относитс к радиотехнике и другим област м, св занным с необходимостью преобразовани координат сигнала , например, в устройствах регулировани фазы сигнала. Оно предназначено дл формировани цифровых сигналов с требуемой фазой.
Известное устройство, содержащее четыре перемножител и два сумматора, не обеспечивает достаточно высокую точность вычислени координат из-за низкой разр дности регулируемых сигналов, обусловленной большим количеством операций умножени .
Цифровой фазовращатель, вл ющийс прототипом, структурна схема которого приведена на фиг. 1, содержит первый и второй перемножители 2 и 3, первые входы которых вл ютс первым входом 1 устройства . Первые входы третьего и четвертого перемножителей 5 и 6 вл ютс вторым входом 4 устройства. Вторые входы второго и третьего перемножителей 3 и 5 вл ютс четвертым входом 8 устройства, вторые входы первого 2 и четвертого 6 перемножителей вл ютс третьим входом 7 устройства. Выходы первого и третьего перемножителей 2 и 5 соединены с соответствующими входами сумматора 9, выход которого вл етс первым выходом устройства. Выходы второго 3 и четвертого 6 перемножителей соединены с соответствующими входами вычитател 11, выход которого вл етс вторым выходом 12 устройства.
Недостатком известного устройства вл етс достаточна сложность его технической реализации.
Цель изобретени - упрощение устройства за счет уменьшени количества операций умножени при преобразовании.
Устройство содержит три умножител , первый сумматор, первый вычитатель, причем вход значени первой координаты вектора устройства соединен с входом первого сомножител первого умножител , выход которого соединен с входом первого слагаемого первого сумматора, выход которого соединен с выходом первой координаты вектора устройства, вход значени синуса фазы вектора которого соединен с входом первого сомножител второго умножител . Вход значени косинуса фазы вектора устройства соединен с входом первого сомножител третьего умножени , выходы второго и третьего умножителей соединены с входом вычитаемого первого вычитател и входом второго слагаемого первого сумматора соответственно. Выход первого еычи- тател соединен с выходом значени второй координаты вектора устройства. В устройство дополнительно введены два сумматора и второй вычитатель, причем вход значени первой координаты вектора устройства соединен с входом первого слагаемого второго
сумматора и входом уменьшаемого второго вычитател , входы значений синуса и косинуса фазы вектора устройства соединены с входами соответственно первого и второго слагаемых третьего сумматора. Вход значе0 ни второй координаты вектора устройства соединен с входом вычитаемого второго вычитател и входом второго слагаемого второго сумматора, выход которого соединен с входом второго сомножител , третьего ум5 ножител , выход первого умножител соединен с входом уменьшаемого первого вычитател . Выходы третьего сумматора и второго вычитател соединены с входами вторых сомножителей соответственно пер0 вого и второго умножителей.
На фиг.2 представлена структурна электрическа схема устройства дл поворота вектора, содержащего три умножител 1, 2 и 3, первый сумматор 4, первый вычита5 тель 5, причем вход 6 значени первой координаты вектора устройства соединен с входом первого сомножител первого умножител 1, выход которого соединен с входом первого слагаемого первого сумматора 4,
0 выход которого соединен с выходом 7 первой координаты вектора устройства, вход 8 значени синуса фазы вектора которого соединен с входом первого сомножител второго умножител 2. Вход 9 значени
5 косинуса фазы вектора устройства соединен с входом первого сомножител третьего умножител 3, выходы второго и третьего умножителей 2 и 3 соединены с входом вычитаемого первого вычитател 5 и входом
0 второго слагаемого первого сумматора 4 соответственно , выход первого вычитател 5 соединен с выходом значени второй координаты вектора устройства.
Кроме того устройство дл поворота
5 вектора содержит два сумматора 11 и 12 и второй вычитатель 13, причем вход б значени первой координаты вектора устройства соединен с входом первого слагаемого второго сумматора 11 и входом уменьшаемого
0 второго вычитател 14, входы значений синуса м косинуса фазы вектора устройства соединены с входами соответственно первого и второго слагаемых третьего сумматора 12. Вход значени второй координаты 13
5 вектора устройства соединен с входом вычитаемого второго вычитател 14 и входом второго слагаемого второго сумматора 11, выход которого соединен с входом второго сомножител третьего умножител 3, выход первого умножител 1 соединен с входом
уменьшаемого первого вычитател 5, выходы третьего сумматора 12 и второго вычитател 14 соединены с входами вторых сомножителей соответственно первого и второго умножителей 1 и 2.5
Устройство дл поворота вектора работает следующим образом. Сигналы, поступающие на входы 6, 13, 9 и 8 устройства (см,фиг.2), также как и сигналы, поступающие на входы 1,4,7 и 8 устройства-прототи- 10 па (см.фиг.1), представлены в виде многоразр дных чисел.
В устройстве-прототипе координаты преобразованного сигнала на выходах 10 и 12 (фиг.1) формируютс по известному из 15 аналитической геометрии правилу преобразовани координат вектора:
M(nT)a(nT)cos p (nT)+b(nT)sinp(nT) N(nT)a(nT) sin p (nT) - b(nT) cos #(nT) (1) где а(пТ), Ь(пТ) - координаты исходного сиг- 20 нала;
р (пТ) угол, на который осуществл етс поворот вектора;
Т - период поступлени сигналов на входы устройства;25
п - пор дковый номер сигналов, поступающих на входы устройства,
Как следует из формул (1) дл формировани координат сигналов М(пТ) и N(nT) необходимо выполнить 4 операции 30 умножени и две операции алгебраического сложени . Известно, что врем выполнени операции умножени многоразр дных чисел существенно больше времени суммировани таких же чисел. В предлагаемом 35 устройстве использован алгоритм преобразовани координат вектора, позвол ющий на 25% уменьшить количество операций умножени .
Преобразуем выражение(1) следующим 40 образом
M(nT)a(nT)cos p (пТ}+ р(пТ) - sin p(nT)a(nT)-b(nT) N(nT)a(nT)cos p(nT)+ +Slnp(nT)-cos #nT)a(nT)+b(nT)l(2) 45
Сравнива (1) и (2) видим, что дл формировани сигналов М(пТ) и N(nT) в соответствии с выражением (2) требуетс на 25% меньше количества операций умножени по 50 сравнению с формированием этих же сигналов в соответствии с выражением (1), Идентичность результатов в (1) и (2) легко подтверждаетс путем раскрыти скобок в (2).55
Структурна схема устройства (см.фиг.2) позвол ет реализовать выражени (2). На первом 7 и втором 10 выходах устройства формируютс координаты сигналов М(пТ) и N(nT) соответственно, согласно выражению (2).
Целесообразность и предпочтительность предлагаемого устройства дл поворота вектора можно проиллюстрировать следующими примерами.
В случае, если устройство дл поворота вектора реализовано аппаратурным образом , то умножители 1.J2. 3 можно реализовать аналогично тому, как это описано в книге Л.Рабинер, Б.Гоулд. Теори и применение цифровой обработки сигналов. Мир. М.: 1978, с.568-580. Тогда врем , необходимое дл осуществлени одной операции умножени , определ етс по формулам (8.12) или (8.13) указанной книги, оно существенно зависит от количества разр дов, аппроксимирующих соответствующие сигналы (увеличиваетс при увеличении количества разр дов) и значительно превышает врем , необходимое дл выполнени операции суммировани .
В случае, если предлагаемое устройство выполнено на программных принципах, например с использованием микропроцессоров , то в соответствии с данными, приведенными в книге Ю-Чжен ЛЮ, Г.Гиб- сон. Микропроцессоры семейства 8086/8088. М.: Радио и св зь, 1987, с.52-54, дл реализации одной операции умножени требуетс от 70 до 160 элементарных операций , а дл реализации одного суммировани требуетс от 3 до 17 элементарных операций в зависимости от количества разр дных чисел, отображающих сигналы на входах соответствующего устройства.
Следовательно, посредством устройства дл поворота вектора можно уменьшить врем , необходимое дл формировани сигналов М(лТ) и N(nT), или, сохранив врем формировани этих сигналов, увеличить разр дность чисел, отображающих сигналы на входах 6, 13, 9 и 8, что естественно обеспечивает повышение точности изменени фазы.
Claims (1)
- Формула изобретени Устройство дл поворота вектора, содержащее три умножител , первый сумматор , первый вычитатель, причем вход значени первой координаты вектора устройства соединен с входом первого сомножител первого умножител , выход которого соединен с входом первого слагаемого первого сумматора, выход которого соединен с выходом первой координаты вектора устройства, вход значени синуса фазы вектора которого соединен с входом первого сомножител второго умножител , вход значени косинуса фазы вектора устройства соединен с входом первого сомножител третьего умножител , выходы второго и третьего умножителей соединены с входом вычитаемого первого вычитател и входом второго слагаемого первого сумматора соответственно, выход первого вычитател соединен с выходом значени второй координаты вектора устройства, отличающеес тем, что, с це ею упрощени устройства за счет уменьшени количества операций умножени при преобразовании, в него введены два сумматора и второй вы- читатель, причем вход значени первой координаты вектора устройства соединен с входом первого слагаемого второго сумматора и входом уменьшаемого второго вычиЈ Sift ffrtfтател , входы значений синуса и косинуса фазы вектора устройства соединены с входами соответственно первого и второго слагаемых третьего сумматора, вход значенивторой координаты вектора устройства соединен с входом вычитаемого второго вычитател и входом второго слагаемого второго сумматора, выход которого соединен с входом второго сомножител третьего умножител , выход первого умножител соединен с входом уменьшаемого первого вычитател , выходы третьего сумматора второго вычитател соединены с входами вторых сомножителей соответственно первого и второгоумножителей.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904819412A RU1783524C (ru) | 1990-04-24 | 1990-04-24 | Устройство дл поворота вектора |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904819412A RU1783524C (ru) | 1990-04-24 | 1990-04-24 | Устройство дл поворота вектора |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1783524C true RU1783524C (ru) | 1992-12-23 |
Family
ID=21511077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904819412A RU1783524C (ru) | 1990-04-24 | 1990-04-24 | Устройство дл поворота вектора |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1783524C (ru) |
-
1990
- 1990-04-24 RU SU904819412A patent/RU1783524C/ru active
Non-Patent Citations (1)
Title |
---|
Патент US № 3878468, кл. 325/320, опубл. 1975. Патент US № 4028626, кл. 325/324, опубл. 1977. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920005220B1 (ko) | 두벡터신호의 벡터합크기 발생용장치 | |
EP0268408B1 (en) | Two-dimensional finite impulse response filter arrangements | |
US3917935A (en) | Reduction of look-up table capacity | |
US4231102A (en) | Cordic FFT processor | |
EP0450335B1 (en) | Digital interpolation circuitry | |
US4486850A (en) | Incremental digital filter | |
US3920978A (en) | Spectrum analyzer | |
JPS5827546B2 (ja) | エンザンソウチ | |
US5379241A (en) | Method and apparatus for quadratic interpolation | |
JPH0522271B2 (ru) | ||
US6065031A (en) | Log converter utilizing offset and method of use thereof | |
KR860009355A (ko) | 이미지 영역의 특색검지장치 | |
US4062060A (en) | Digital filter | |
WO2001007992A1 (en) | Method and system for generating a trigonometric function | |
RU1783524C (ru) | Устройство дл поворота вектора | |
JPH01209529A (ja) | 逆三角関数演算装置 | |
US5079513A (en) | Demodulator and radio receiver having such a demodulator | |
US4841552A (en) | Digital phase shifter | |
US4744042A (en) | Transform processor system having post processing | |
JPH01209530A (ja) | 指数関数演算装置 | |
US3725686A (en) | Polyphasor generation by vector addition and scalar multiplication | |
EP0673564B1 (en) | A device for conversion of a binary floating-point number into a binary 2-logarithm or the opposite | |
US5168456A (en) | Incremental frequency domain correlator | |
US4550339A (en) | Binary divider as for a digital auto flesh circuit | |
US5684730A (en) | Booth multiplier for trigonometric functions |