KR920005061B1

KR920005061B1 - 디지탈 교환시스템의 타임스위치시험 및 유지보수장치

Info

Publication number: KR920005061B1
Application number: KR1019890011508A
Authority: KR
Inventors: 오돈성; 강구홍; 박권철
Original assignee: 한국 전기통신공사; 이해욱; 재단법인 한국전자통신 연구소; 경상현
Priority date: 1989-08-12
Filing date: 1989-08-12
Publication date: 1992-06-26
Also published as: KR910005621A

Abstract

내용 없음.

Description

디지탈 교환시스템의 타임스위치시험 및 유지보수장치

제1도는 본 발명의 구성을 개략적으로 나타낸 블럭도.

제2도는 본 발명의 구성중 프로세서 인터페이스부의 세부 구성을 나타낸 블럭도.

제3도는 본 발명의 모드/어드레스 액세스 포맷도.

제4도는 본 발명이 타임스위치장치에 연결되어 타임스위치 프로세서의 제어하에 시험 및 유지보수를 수행하기 위한 전체 연결 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 클럭분배회로부 2 : 상태수신 회로부

3 : 프로세서 인터페이스부 4 : 시프트레지스터부

5 : 테스트 패턴 송수신부 6 : 이중화 제어회로부

10 : 타임스위치장치 20 : 시험 및 유지보수장치(TTMA)

30 : 타임스위치 프로세서(TSP)

본 발명은 전전자 교환기에 수용되는 시험 및 유지보수장치에 관한 것으로, 특히 디지탈 교환시스템의 타임스위치시험 및 유지보수장치에 관한 것이다.

디지탈 교환시스템에서 기본적인 구성중의 하나는 타임 슬롯 교환을 행하는 타임스위치장치이다. 그리고 그러한 타임스위치장치의 기본 기능을 블록킹 없이 입력하이웨이 상의 모든 타임슬롯을 출력하이웨이 상으로 교환하는 것이다.

일반적으로 타임스위치장치는 복잡한 회로들로 이루어진 타임스위치 통화메모리장치(TSMA), 타임스위치 제어메모리장치(TCMA), 데이타링크 인터페이스장치(DLIA), 멀티플렉서/디멀티플렉서장치(MDXA)등의 다량의 회록팩들로 이루어져 있음으로 주기적으로 이들 회로팩들의 상태 정보를 수신해 타임스위치의 유지 및 보수 기능이 행하여져야 하고 타임스위치의 통화로의 이상유무를 주기적으로 점검하여야 한다.

본 발명은 타임스위치장치 내에서 각 회로팩의 장애발생 검출 및 타임스위치 통화로를 시험하는 디지탈 교환시스템의 타임스위치시험 및 유지보수장치를 제공하는데 그 목적으로 두고 있다.

본 발명은 상기 목적을 달성하기 위하여 디지탈 교환시스템의 타임스위치장치에 연결되어 있으며, 타임스위치 프로세서(TSP)의 제어를 받아 상기 타임스위치장치의 시험 및 유지보수를 수행하는 장치에 있어서, 온라인/오프라인으로 타임스위치장치의 통화로 시험 유지보수 기능을 수행하기 위해 타임스위치 프로세서(TSP)로부터의 모드 및 어드레스 수신과, 데이타 송수신 기능을 수행하는 프로세서 인터페이스 수단; 상기 프로세서 인터페이스 수단에 연결되어 전송된 데이타를 일시 저장하는 저장 수단 상기 저장 수단에 연결되어 있고, 상기 타임스위치 프로세서(TSP)로부터의 채널번호와 테스트 패턴 정보를 수신하여 테스트 패턴을 발생시켜 해당 채널을 통해 상기 타임스위치장치로 송출하고, 상기 타임스위치장치로부터 들어오는 데이타 중 상기 타임스위치 프로세서가 지정한 채널의 데이타를 수신하여 상기 저장 수단으로 송출하는 테스트 패턴 송수신 수단; 상기 저장 수단에 연결되어 있으며, 타임스위치장치에 수용된 각 보드의 상태 및 이중화된 상대방 타임스위치장치의 상태등을 수신하여 상기 타임스위치 프로세서로 보내기 위해 상기 저장 수단으로 송출하는 상태 수신수단; 상기 타임스위치장치로부터 들어오는 시스템 클럭(FS, CLK)을 수신하여 상기 테스트 패턴 송수신 수단으로 필요한 클럭을 공급하는 클럭 분배 수단; 상기 프로세서 인터페이스 수단에 연결되어 있고 타임스위치장치로 이중화 제어신호를 출력하는 이중화 제어수단을 구비하고 있는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명의 구성을 개략적으로 나타낸 블럭도이다.

도면에서 1은 클러분배회로부, 2는 상태수신호로부, 3은 프로세서 인터페이스부, 4는 시프트레지스터부, 5는 테스트 패턴 송수신부, 6은 이중화 제어회로부를 각각 나타낸다.

도면에 도시된 바와 같이 본 발명의 타임스위치시험 및 유지보수장치(TTMA)는 이중화 구성된 타임스위치 프로세서(TSP)에 각각 TD-버스로 이중화 연결되어(제4도 참조) 상기 타임스위치 프로세서(TSP)로부터 모드와 어드레스의 수신 및 데이타 송수신 기능을 수행하는 프로세서 인터페이스부(3)와, 상기 프로세서 인터페이스(3)로부터 수신되는 직렬(serial)형태의 데이타 흐름을 병렬로 변환시키고 상기 타임스위치 프로세서(TSP)로 송신할 각종 정보를 다시 직렬형태의 데이타 흐름에 맞게 변환하는 시프트레지스터부(4)와, 상기 TSP로부터 채널번호와 테스트 패턴 정보를 수신하여, 테스트 패턴을 발생시켜 타임스위치 입력하이웨이의 해당 채널로 송출하고 상기 타임스위치 출력하이웨이로부터 다시 테스트 패턴을 수신하여 상기 TSP가 지정한 채널의 데이타를 시프트레지스터부(4)로 송신하는 테스트 패턴 송.수신부(5)와, 타임스위치 장치의 상태 정보를 수신하여 상기 TSP에 보내기 위한 상태수신회로부(2)와, 타임스위치장치로부터 클럭(FS, CLK)을 수신하여 장치내에서 필요한 클럭을 공급하는 클럭분배회부(1)와, 타임스위치장치의 이중화를 소프트웨어 및 하드웨어로 제어하기 위한 이중화회로부(6)를 구비하고 있다.

이제, 상기와 같이 구성된 본 발명 장치 각부의 세부구성 및 동작을 설명한다.

상기 프로세서 인터페이스부(3)는 제2도에 도시한 바와 같이 타임스위치 프로세서(TSP)에 연결되는 RS-485 인터페이스부(11)와, 상기 RS-485 인터페이스부에 연결된 직렬/병렬 변환부(12), 모드 디코딩 및 보드 확인부(13), 직렬/병렬 및 병렬/직렬 변환부(15), 및 테스트패턴 송출부(14)로 구성되어 있다.

그리고, 상기 타임스위치 프로세서(TSP)와의 인터페이스 경로는 제1도에서와 같이 직렬 인터페이스인 TD-버스로 이중화되어 있으며, TB-SEL에 의해 선택된 TD-버스를 통해 다음과 같은 신호들을 상호 교환한다.

* TD-버스 신호

CLK : 프로세서로부터의 클럭

FS : 프로세서로부터의 데이타 전송시 발생

TxD : 프로세서로부터의 데이타

RxD : 프로세서로의 데이타

MODx/ADDRx : 프로세서로부터 전송모드와 TCMA, TSMA의 읽기/쓰기 포인트 에드레스

RDY : 프로세서로 데이타 송수신 시작시 발생

TB-SEL : 프로세서로부터 TD-버스 선택

또한, 상기 TSP로부터 들어오는 MOD/ADDRO-3은 각각 4개의 직렬/병렬 변환회로(12) 의해 병렬화되어, 이때 억세스 포맷은 제3도와 같다.

그리고, 수행하고자 하는 기능을 판단하기 위해 모드 디코딩 및 보드 확인부(13)에서는 4개의 모드 비트를 디코더를 통해 디코딩하는데, 이때 각각의 해당 모드는 다음의 표 1과 같다.

[표 1]

한편, 이중화된 타임스위치장치에서는 2매의 시험 및 유지보수장치(TTMA)가 사용되며, 상기 2매의 TTMA중 해당 TTMA를 선택하기 위한 신호(PLSL(Plane SEL)에 의해 모드 디코딩 및 보드 확인부(13)에서 TTMA 보드 확인을 수행한 후, 해당 TTMA에서 RDY 신호를 TSP로 송신하도록 한다.

따라서 TTMA 보드 확인에 의해 선택된 TTMA로부터 RDY신호가 상기 TSP로 보내어지면 TSP는 엑세스에 의해 바이트 데이타를 상호 교환하게 된다.

그리고 상기 TSP가 TTMA를 제어하기 위해서는 먼저 상기 표1. 에서와 같이 MOD/ADDR를 TTMA선택모드인(TTMA SEL)로 하기위해 M3, M2, M1, M0를 각각 0, 0, 1, 1로 고정하고, TSP가 TTMA를 TD-버스를 통해 정상적으로 액세스가 가능한지 판단하기 위해 제3도에서와 같이 ADDR 표멧중 T/S를 "1"로 세팅한후, W/R을 1로 세팅하여 1바이트(8비트)를 해당 TTMA내의 시프트레지스터부(4)에 저장시키고나서, W/R을 "0"로 세팅하여 다시 읽음으로서 확인하게 된다. 이때 TTMA가 읽을때에는 TSP나 널(Null)데이타 8비트를 보냄으로 해서 상기 시프트레지스터부(4)에 있는 데이타를 TSP가 읽어갈 수 있게한다.

패턴 송수신부(5)의 기능은 TTMA를 통해 타임스위치장치내의 각종 통화로를 체크하기 위해서 타임스위치장치를 제어하는 소프트웨어에 의해 상기 프로세서 인터페이스부(3)를 통해서 어드레스 및 데이타를 수신하여, 해당 서브하이웨이의 해당 채널로 시험 패턴을 송출하고, 해당 서브하이웨이의 해당채널로 되돌아 오는 시험 패턴을 수신하여 상기 시프트레지스터부(4)와 프로세서 인터페이스부(3)를 통해서 타임스위치장치를 제어하는 소프트웨어에 의해 읽어갈 수 있도록 하는 것이다. 이때, TSP는 제3도에서와 같이 해당 서브하이웨이 채널선택을 위해 A5-A7(HASA), A0-A4(CN)을 각각 세팅하고, T/S을 "0"으로 한후, W/R는 "1"로 하여 테스트 패턴을 송출하고 다시 W/R을 "0"으로 하여 테스트 패턴을 수신하게 된다.

상태수신회로부(2)는 TSP가 타임스위치장치내의 각 보드 상태를 TTMA를 통해서 읽음으로서, 이중화되어 있는 타임스위치장치를 제어가능 하도록 하고 각 보드의 상태를 항상 점검할 수 있게 한다. 이때, 제3도에서와 같이 TSP는 상태 정보 종류 선택을 위해 A5-A7(MASA)을 각각 세팅하고, D/S를 1로 둔다.

이중화 제어회로부(6)는 TSP가 타임스위치장치내의 각 보드 상태를 TTMA를 통해서 읽음으로서, 각 보드의 상태를 점검하여 이중화되어 있는 타임스위치장치의 제어를 할 수 있도록 하며, 또한 이중화되어 있는 타임스위치장치중 하나의 타임스위치장치에 전력공급장애가 있는 경우와, 여러매의 장치 보드(PBA)중 하나이상이 탈장되는 경우등은 실시간 서비스장치에서 지체없이 절체하여야 하므로 2매의 TTMA가 서로 감시하여 하드웨어적으로 이중화 절체를 할수 있도록 하고, 해당사항을 상기 TSP에 인터럽트로 알려주어 최종적으로 TSP의 제어에 의해 이중화제어를 하면 인터럽트가 해제되도록 하는 기능을 수행한다.

본 발명은 일실시예로서 상기 상태 수신회로부(2)는 74LS374와 74LS138을 사용하여 구성하였고, 테스트 패턴 송수신부(5)는 비교기, 74LS85(선택기), 74LS164(시프트레지스터), 36LS32(수신기), 26LS31(송신기), 및 래치회로를 사용하여 구현하였다.

제4도는 본 발명이 타임스위치장치 및 타임스위치 프로세서(TSP)에 연결된 전체적인 연결구성도이다.

도면에 도시한 바와 같이 본 발명의 시험 및 유지보수장치(20)는 타임스위치장치(10)에 연결되어 있고, 이중화 구성된 타임스위치 프로세서(30)와 각각 TD-버스로 연결되어, 상기 타임스위치 프로세서(30)의 제어를 받아 상기 타임스위치장치(10)내의 통화로 상태를 온라인 상에서 주기적으로 혹은 오프라인 상에서 시험하고, 상기 타임스위치장치(10)로부터 각종 상태 정보를 수신해 TSP(30)로 통보한다.

본 발명은 상기와 같이 구성 및 동작되어 교환시스템의 타임스위치시험 및 유지보수를 정확하고 신속하게 수행할 수 있는 효과를 갖는다.

Claims

디지탈 교환시스템의 타임스위치장치(10)에 연결되어 있으며, 타임스위치 프로세서(TSP)(30)의 제어를 받아 상기 타임스위치시험 및 유지보수를 수행하는 장치에 있어서, 온라인/오프라인으로 타임스위치장치(10)의 통화로시험 및 유지보수 기능을 수행하기 위해 타임스위치 프로세서(TSP)(30)로부터의 모드 및 어드레스 수신과, 데이타 송수신 기능을 수행하는 프로세서 인터페이스 수단(3); 상기 프로세서 인터페이스 수단(3)에 연결되어 전송된 데이타를 일시 저장하는 저장 수단(4); 상기 저장 수단(4)에 연결되어 있고, 상기 타임스위치 프로세서(TSP)(30)로부터의 채널번호와 테스트 패턴 정보를 수신하여 테스트 패턴을 발생시켜 해당 채널을 통해 상기 타임스위치장치(10)로 송출하고, 상기 타임스위치장치(10)로부터 들어오는 데이타 중 상기 타임스위치 프로세서가 지정한 채널의 데이타를 수신하여 상기 저장 수단(4)으로 송출하는 테스트 패턴 송수신 수단(5) ; 상기 저장 수단(4)에 연결되어 있으며, 타임스위치장치에 수용된 각 보드의 상태 및 이중화된 상대방 타임스위치장치의 상태등을 수신하여 상기 타임스위치 프로세서(30)로 보내기 위해 상기 저장 수단(4)으로 송출하는 상태수신수단(2); 상기 타임스위치장치로부터 들어오는 시스템 클럭(FS, CLK)을 수신하여 상기 테스트 패턴 송수신 수단(5)으로 필요한 클럭을 공급하는 클럭 분배 수단(1); 및 상기 프로세서 인터페이스 수단(3)에 연결되어 있고 타임스위치장치로 이중화 제어신호를 출력하는 이중화 제어수단(6); 을 구비하고 있는 것을 특징으로 하는 디지탈 교환시스템의 타임스위치시험 및 유지보수 장치.
제1항에 있어서, 상기 프로세서 인터페이스 수단(3)은 RS-485 통신 방식을 위한 인터페이스 수단(11); 상기 인터페이스 수단(11)에 연결된 직렬/병렬 변환수단(12); 상기 직렬/병렬 변환수단(12) 및 상기 인터페이스 수단(12)에 연결된 모드디코딩 및 모드 확인을 위한 수단(13); 상기 인터페이스 수단(11)에 연결되어 직렬/병렬 및 병렬/직렬 변환을 하기 위한 수단(15); 및 상기 인터페이스 수단(11)에 연결되어 테스트 패턴 정보를 송출하기 위한 수단(14); 으로 구성되어 있는 것을 특징으로 하는 디지탈 교환시스템의 타임스위치시험 및 유지보수장치.
제2항에 있어서, 상기 모드 디코딩 및 보드 확인을 위한 수단(13)은 수행하고자 하는 기능을 판단하기 위해 4개의 모드(MOD/ADDR) 비트를 디코딩하는 디코더를 구비하고 있는 것을 특징으로 하는 디지탈 교환시스템의 타임스위치시험 및 유지보수장치.
제1항 또는 제2항에 있어서, 상기 프로세서 인터페이스 수단(3)은 이중화된 TD-버스로 이중화 구성된 타임스위치 프로세서(30)에 연결되어 있는 것을 특징으로 하는 디지탈 교환시스템의 타임스위치시험 및 유지보수장치.
제4항에 있어서, 상기 TD-버스를 체크하기 위하여 상기 타임스위치 프로세서(TSP)(30)가 1바이트의 데이타를 상기 저장 수단(4)으로 보내어 저장시킨 후, 다시 읽음으로써 TD-버스의 정상여부를 확인하도록 구성되어 있는 것을 특징으로 하는 디지탈 교환시스템의 타임스위치시험 및 유지보수장치.