KR920003527A - 이이피롬셀 및 그 제조방법 - Google Patents

이이피롬셀 및 그 제조방법 Download PDF

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KR920003527A
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South Korea
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buffer
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KR1019900010289A
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Inventor
김건수
임형규
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김광호
삼성전자 주식회사
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract

내용 없음

Description

이이피롬셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 셀어레이의 래이아웃평면도.
제5도는 제5도의 절단 x-x′에 따른 단면구조도.
제6도는 제5도의 절단선 y-y′에 따른 단면구조도.
제7도는 본 발명에 따른 제조공정도.

Claims (8)

  1. 반도체기판(30)에 형성된 복수의 필드산화막(31)을 가지는 반도체메모리장치에 있어서, 상기 필드산화막(31)사이의 소정영역에서 상기 반도체기판(30)의 표면과 접촉된 소정두께의 터널산화막(37)과, 상기 반도체기판(30)의 표면과 접촉되어 상기 터널산화막(37) 및 필드산화막(31)사이에 위치하고 적어도 상기 터널산화막 (37)보다 두꺼운 완충산화막(36)과, 최소한 상기 터널산화막(37)및 완충산화막(36)의 표면을 덮는 제1전도층(40)과, 상기 제1전도층(40)의 표면을 덮는 절연막(41)과, 상기 절연막(41)의 표면을 덮는 제2전도층(42)을 구비함을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 터널산화막의 두께가 50~200Å이고, 상기 완충산화막의 두께가 250~500Å 임을 특징으로 하는 반도체메모리장치.
  3. 플로팅게이트와, 필드산화막이 형성된 반도체기판 및 상기 플로팅게이트 사이에 형성된 산화막을 가지는 이이피롬셀에 있어서, 상기 산화막이 상기 필드산화막사이의 소정영역에서 상기 반도체 기판의 표면과 접촉된 소정두께의 터널산화막과, 상기 반도체기판과 접촉되고 상기 터널산화막과 상기 필드산화막을 연결하며 적어도 상기 터널산화막보다 두꺼운 완충산화막으로 이루어짐을 특징으로 하는 이이피롬셀.
  4. 제3항에 있어서, 상기 터널산화막의 두께가 50~200Å이고, 상기 완충산화막의 두께가 250~500Å 임을 특징으로 하는 이이피롬셀.
  5. 이피롬셀의 제조방법에 있어서, 반도체기판(30)에 필드산화막(31)을 형성한 다음 상기 필드산화막(31)사이의 반도체기판(30)상에 소정두께의 제1산화막(32)을 성장시키는 제1공정과, 상기 제1산화막(32)상에 소정의 포토레지스터패턴(33)을 형성한 다음 상기 제1산화막(32)을 선택적으로 식각하여 상기 반도체기판(30)의 일부표면을 노출시키는 제2공정과, 상기 포토레지스터패턴을 제거한 다음 상기 남아있는 제1산화막(32)의 표면과 노출된 반도체기판(30)의 표면상에 소정두께의 제2산화막(32a)을 성장시키는 제3공정이 연속적으로 이루어짐을 특징으로 하는 이이피롬셀의 제조방법.
  6. 제5항에 있어서, 상기 제2공정에서 남아있는 제1산화막과 상기 제3공정에서 상기 제2산화막상에 형성된 제2산화막의 일부분이 완충산화막(36)이 됨을 특징으로 하는 이이피롬셀의 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 제3공정에서 반도체기판의 표면상에 형성된 제2산화막의 다른 부분이 터널산화막이 됨을 특징으로 하는 이 이피롬셀의 제조방법.
  8. 제5항에 있어서, 상기 제1산화막 및 제2산화막의 두께가 각각 200~500Å 및 50~200Å임을 특징으로 하는 이이피롬셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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