KR920002075B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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히로아끼 후지모도
켄죠 하다다
다까오 오찌
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마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 앞서 제안된 기술의 실시도.
제2도는 본 발명의 실시도.
제3도는 본 발명내 범프전극의 탄성변형의 상태도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체장치 12 : 전극패드
14 : 금속범프 16, 32 : 배선판
18 : 기부 20 : 배선패턴
22, 34 : 수지 42, 44 : 자외선
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 마이크로 컴퓨터, 게이트 배열등에 좁은피치로 다수 전극의 LSI칩을 설치하는 방법에 관한 것이다.
본 발명자는 이런장치의 설치에 적합한 방법으로서 다음의 방법을 이미 제안하였다(미국특허 4,749,120으로 발행된 미국출원 제943,197에 상당하는 일본특공소 제60-262430).
앞서 제안된 기술의 실시예를 제1도와 관련하여 설명한다. 반도체 장치(예를들면 IC칩)는 (10)으로 나타내었으며, 반도체장치(10)의 각각의 전극패드(12)상에는 다층금속막이 형성되어 고정된다. 다층금속막은 Cr-Cv, Ti-Pd 등으로 만들어지며, 종래의 전기도금 방법으로 각각의 전극 패드(12)상에 금속돌기 또는 금속범프(14)가 형성되며, 금속범프(14)는 Au, Ag, Cu 땜납등으로 만들어지고 두께는 3~30㎛이다.
한편, 배선판은(16)으로 표시하였고 배선판(16)은 기부(18)와 기부(18)상에 형성된 배선패턴(20)을 포함한다. 기부(18)는 글래스, 세라믹, 수지 또는 표면이 산화금속으로 덮인 금속등으로 만들어진다.
배선패턴(20)은 기부(18)의 표면상에 형성되며 반도체장치(10)의 금속범프 (14)에 대응하여 수용되도록 구성된다. 배선패턴(20)은 주요 물질로서 Cu, Al, Au, ITo등을 포함하여, 예를들면, 주요 물질로서 Cu(쉽게 산화된다)가 선택될때, Au도금, Sm도금 땜납도금등이 그곳에 적용된다.
또한, 절연합성수지(22)는 반도체장치(10)가 부착되는 위치의 배선판(16)에 배치되며, 수지(22)는 반도체장치(10)의 바닥면에 배치되고, 수지(22)는 액체 또는 시이트물질로 빛 또는 열에 의해 고형화 된다. 수지(22)는 변성 아크릴레이트이다.
반도체장치(10)는 가동도구(24)에 의해 유지되고 금속범프(14)의 위치는 배선판(16)의 배선패턴(20)에 대응하여 조정된다. 다음, 금속범프(14)는 화살표(26)방향의 도구(24)의 하방운동에 의해 배선패턴(20)에 대해 압착된다. 화살표(26)방향으로 적용된 이런 압력에 의해, 금속범프(14)외 배선패턴(20)사이에 배치된 수지(22)는 압착되어 외방으로 팽창되므로 수지(22)는 금속범프(14)와 배선패턴(20)사이의 영역에서 제거되어 금속범프(14)는 배선패턴(20)에 전기접속된다.
이 위치에서, 수지(22)에 빛 또는 열(28)을 적용하여 수지(22)는 경화되거나 고형된다. 이런 경화된 수지(22)에 의해, 반도체장치(10)와 배선판(16)은 금속범프 (14)로 고정되어 배선패턴(20)에 전기접속된다. 그후, 빛 또는 열(28)적용을 중단하고 다음 압력(26)적용도 제거한다.
상기 설명한 바, 제1실시예에서, 반도체장치(10)의 금속범프(14)와 배선판 (16)의 배선패턴(20)의 전기접속은 압력의 적용으로 성취되고, 반도체장치(10)와 배선판(16)의 고정은 경화된 수지에 의해 성취된다. 수지(22)는 변성아크릴레이트기의 수지이며, 빛에 의해 수지가 경화되는 경우에, 경화작동은 20mW/㎠의 에너지로 대략 20~60초동안 300~400㎚의 자외선빛을 적용하여 완성되며, 열을 사용하여 경화하는 경우에, 경화작동은 100
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~150℃의 온도에서 5~30분간 열을 적용하여 완성된다. 이들 경우에 주어진 금속범프(14)의 표면크기가 70×70㎛이며, 금속범프(14)가 Au로 만들어질때, 접속부분의 전기저항은 대략 1~10m오옴으로 된다.
절연수지(22)가 예를들면, 광선경화와 열경화의 조합형태일때는, 광선적용을 반도체장치측면(제1도의 상부측면)과 배선판측면(하부측면)에서 모두 실행하여 수지 (22)의 미경화된 부분이 남아있더라도 시간의 경과에 따라 경화된다.
절연수지(22)가 예를들면, 광선경화와 열경화의 다른 조합형태일때, 수지의 일부를 광선적용으로 경화하여 반도체장치(10)와 배선판(16)을 일시적으로 고정하고, 그후 열적용으로 이들을 완전히 고정한다.
이들 경우에, 광선적용이 완결된 후 미경화된 수지를 정상온도 또는 가열하여 경화시킬때, 압력을 적용하여 고신빙성으로 고정을 성취할 수 있다. 이 경우, 적용되는 압력이 광선적용상에 적을때에도 아무런 문제점을 지니지 않는다.
그러므로, 본 발명의 목적은 상기 제안의 신빙성과 생산성을 더욱 향상시킨다.
이목적을 성취하기 위해서, 본 발명의 반도체장치의 제조방법은 배선판에 LSI 칩을 압착할때 LSI 칩의 범프전극을 탄성변형으로 유지하여 LSI 칩의 범프전극과 전도체배선을 접속한다.
본 발명은 다음의 이점을 지닌다. LSI칩의 범프전극은 배선판의 전도체배선과 접촉하여 탄성변형상태로 놓여 있으므로, 절연수지에 열적팽창에 기인한 치수변화가 발생할때 또는 LSI칩과 배선판사이에 치수변화가 발생할때, 범프전극은 탄성적으로 회복되므로 범프전극과 전도체배선의 접촉상태는 항상 유지되어 내열성과 신빙성은 높고, 따라서, 전력장치등에 적용가능하다.
이하, 본 발명의 실시예를 제2도와 관련하여 설명한다. 우선 제2a도에 도시한 바와같이, 글래스 또는 세라믹제 전도체배선(30)을 지니는 배선판(32)의 전도체배선 (30)을 함유하는 영역에 광선 또는 열경화절연 수지(34)를 도포한다. 배선판(32)의 두께는 대략 0.1~2.0㎜이며, 전도체배선(30)은 Cr-Au, Al, ITo등으로 두께는 대략 0.1~10㎛이다. 절연수지(34)는 아크릴, 에폭시 수지이거나 자외선 또는 자외선과 열에 의해 경화되는 유사물질이며, 분배기, 스크린프린팅 또는 다른 수단으로 도포된다. 다음, 제2b도에 도시한 바와같이, Au등으로 만들어진 범프전극(36)을 지니는 LSI 칩(38)을 배선판(32)의 절연수지(34)로 도포된 영역에 배치하여 범프전극(36)과 전도체배선(30)이 서로 일치하게 한다.
범프전극(36)의 두께는 대략 5~30㎛이며 이것의 치수는 대략 3~50㎛ 평방이다. 범프전극(36)을 탄성 변형상태로 유지하기 위해, 압력기(40)로 LSI칩(38)을 압착하여 압력은 대략 0.5gl전극~5gl전극이다.
범프전극(36)의 탄성변형상태를 제3a, 3b도에 나타내었다. 제3a도는 배선판 (32)의 위치에 배치된 LSI칩(38)을 도시하며, 제3b도는 압착되는 LSI칩(38)과 범프전극(36)을 탄성적으로 변형하는 상태를 나타낸다. 범프전극(36)은 탄성변형상태에 있으므로, 절연수지(34)가 경화된뒤 경감되면, 범프전극(36)상에 복원력이 작동하여, 전도체배선(30)상의 범프전극(36)의 접촉압력은 강하여 경화후 절연수지(36)의 팽창에 기인한 치수변화를 높이며 고온에서도 접촉저항이 높게 남아있어 고신빙성을 얻는다.
이때, 절연수지(34)는 외방으로 힘을 받아 LSI칩(38)의 범프전극(36)과 전도체배선(38)은 서로 전기접속된다.
다음, LSI칩(38)을 압착하고 절연수지(34)를 가열하며 자외선(42), (44)을 조사하여 동시에 절연수지(34)를 경화시킨다. 배선판(32)이 글래스일때는 자외선(42)으로 조사하며, 세라믹같은 불투명판 일때는, LSI칩(38)의 측면을 자외선(44)으로 조사한다. 절연수지(34)를 가열하기위해 예를들면, 압력기(40)에 가열기구를 설치하거나, 적외선 또는 열풍을 사용하여 쉽게 가열할수 있다. 이 방법에서, 절연수지(34)를 가열하는 동안 자외선으로 조사시켜서 단시간내에 경화시킬수 있다. 예를들면, 가열온도 100℃, 자외선방사 500~1000mW/㎠ 및 가열시간 대략 0.5~1.0초를 사용하며, 그후, 가열기(40)를 제거한다. 이때에, LSI칩은 절연수지(34)에 의해 배선판(32)에 고정되며 LSI칩의 범프전극(36)과 전도체배선(30)은 접촉에 의해 서로 전기 접속된다.

Claims (4)

  1. 반도체장치의 제조방법은, 전도체배선을 지니는 절연기판의 전도체 배선부에 절연수지를 도포하는 단계; 전도체배선과 반도체 장치의 전극을 일치시키고, 절연기판의 절연수지로 도포된 영역에 반도체장치를 압착하고, 전도체배선을 반도체장치의 탄성변형상태에 접속시키는 단계; 반도체장치의 전극과 전도체배선을 전기접속하는 동안 절연수지를 경화하여 절연기판에 반도체장치를 고정하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 여기는 반도체장치의 전극은 범프전극인것을 특징으로 하는 반도체 장치의 제조방법.
  3. 반도체장치의 제조방법은, 전도체배선을 지니는 절연기판의 전도체배선부에 절연수지를 도포하는 단계; 전도체배선과 반도체장치의 전극을 일치시키고, 절연기판의 절연수지로 도포된 영역에 반도체 장치를 압착하여 반도체장치의 전극을 전도체배선과 접촉시키는 단계; 절연기판에 반도체장치를 고정시키기 위해, 자외선을 조사하고 동시에 가열하여 절연수지를 경화시켜 전도체배선과 반도체장치의 전극을 전기 접속하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체장치의 제조방법은, 전도체배선을 지니는 절연기판의 전도체배선부에 절연수지를 도포하는 단계; 전도체배선을 반도체장치의 전극과 일치시키고, 절연기판의 절연수지로 도포된 영역에 반도체 장치를 압착하여, 전도체배선과 탄성변형된 상태로 유지된 반도체장치의 전극을 접촉시키는 단계; 전도체배선과 반도체장치의 전극이 전기접속되는 동안 반도체장치를 절연기판에 고정하기위해 자외선을 조사하고 동시에 가열하여 절연수지를 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0449496B1 (en) * 1990-03-20 1994-07-20 Sharp Kabushiki Kaisha Method for mounting a semiconductor device
DE69431023T2 (de) * 1993-09-01 2003-02-06 Kabushiki Kaisha Toshiba, Kawasaki Halbleiteraufbau und Verfahren zur Herstellung
US5886877A (en) 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
US6326241B1 (en) * 1997-12-29 2001-12-04 Visteon Global Technologies, Inc. Solderless flip-chip assembly and method and material for same
DE102004030813B4 (de) * 2004-06-25 2007-03-29 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601849A (ja) * 1983-06-17 1985-01-08 Sharp Corp 電子部品の接続方法
JPS60262430A (ja) * 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0752741B2 (ja) * 1986-05-29 1995-06-05 松下電器産業株式会社 半導体装置

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