KR910013548A - 트렌치-스택 디램셀의 구조 및 그 제조방법 - Google Patents
트렌치-스택 디램셀의 구조 및 그 제조방법 Download PDFInfo
- Publication number
- KR910013548A KR910013548A KR1019890018825A KR890018825A KR910013548A KR 910013548 A KR910013548 A KR 910013548A KR 1019890018825 A KR1019890018825 A KR 1019890018825A KR 890018825 A KR890018825 A KR 890018825A KR 910013548 A KR910013548 A KR 910013548A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- polysilicon
- etched
- etching
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 5
- 229920005591 polysilicon Polymers 0.000 claims 5
- 238000005530 etching Methods 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 3
- 150000004767 nitrides Chemical class 0.000 claims 3
- 229910052710 silicon Inorganic materials 0.000 claims 3
- 239000010703 silicon Substances 0.000 claims 3
- 239000000758 substrate Substances 0.000 claims 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 239000003990 capacitor Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 트렌치-스택 디램셀을 나타낸 것으로 (가)는 단면도 (다)는 회로도,
제3도의 (가) 내지 (하)는 본 발명의 공정 순서이다.
Claims (2)
- 실리콘기판(10) 내부에 폭이 큰 트렌치(13)을 형성하여 이 트렌치(13)의 중심부에 폴리실리콘(7)에 의한 중간벽을 형성함과 함께 이 중간벽을 중심으로 트렌치(13) 양측에 2개의 스택 커패시터를 형성함을 특징으로 하는 트렌치-스택 디램셀의 구조.
- 실리콘기판(10)위에 산화막(11), 질화막(12)을 도포하고 P/R에 의해 이들 산화막(11)과 질화막(12)을 식각한 후 트렌치(13)를 형성하며 산화막(14) 도포후 다시 식각하여 트렌치(13) 측벽에 산화막(14)이 남게 하고 폴리실리콘(7) 디포지션 후 식각하여 트렌치(13)의 산화막(14) 사이에만 폴리실리콘(7)이 잔존하게하며, 트렌치(13)내의 산화막(14) 식각 후 실리콘기판(10) 표면의 산화막(11)과 질화막(12)을 제거하고 게이트용 산화막(9)과 첫번째 폴리실리콘(4)을 디포지션후 식각하여 게이트(3)를 형성하며 식각후 N+이온주입과 질화실리콘막(5)을 도포하고 콘택창(15)을 형성한 후 두번째 폴리실리콘(6)을 디포지션하고 식각함을 특징으로 하는 트렌치-스택 디램셀의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890018825A KR0156096B1 (ko) | 1989-12-18 | 1989-12-18 | 트렌치-스택 디램 셀의 구조 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890018825A KR0156096B1 (ko) | 1989-12-18 | 1989-12-18 | 트렌치-스택 디램 셀의 구조 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910013548A true KR910013548A (ko) | 1991-08-08 |
KR0156096B1 KR0156096B1 (ko) | 1998-10-15 |
Family
ID=19293093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890018825A KR0156096B1 (ko) | 1989-12-18 | 1989-12-18 | 트렌치-스택 디램 셀의 구조 및 그 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0156096B1 (ko) |
-
1989
- 1989-12-18 KR KR1019890018825A patent/KR0156096B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0156096B1 (ko) | 1998-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR890008987A (ko) | 다이나믹 랜덤 억세스 메모리 장치용 메모리 셀의 층구조 및 그의 제조방법 | |
KR920001716A (ko) | 디램셀의 적층형 캐패시터의 구조 및 제조방법 | |
KR910013548A (ko) | 트렌치-스택 디램셀의 구조 및 그 제조방법 | |
KR920007143A (ko) | 핀-스택구조의 셀 제조방법 | |
KR940008072A (ko) | 반도체 소자의 고축적 용량을 갖는 캐패시터 제조 방법 | |
KR920010463B1 (ko) | 워드라인 트렌치 캐패시터 제조방법 및 구조 | |
KR950007106A (ko) | 디램(dram)셀 커패시터 제조방법 | |
KR920001639A (ko) | 앤-모스 셀의 고집적 기억소자 제조방법 | |
KR910013550A (ko) | 고용량 스택 셀 제조방법 | |
KR930014966A (ko) | 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 | |
KR930015009A (ko) | 디램 셀 제조방법 | |
KR900017148A (ko) | 고집적 트렌치형 디램 셀의 제조방법 | |
KR910017684A (ko) | 메모리 셀 커패시터 제조방법 | |
KR920007243A (ko) | 실린더형 스택 커패시터 셀 제조방법 | |
KR930014998A (ko) | Dram 셀의 트랜치 캐패시터 제조방법 | |
KR920003471A (ko) | T형 게이트의 스택셀 제조방법 | |
KR930009082A (ko) | 트랜치형 dram셀 제조방법 | |
KR970018585A (ko) | 반도체 소자의 캐패시터 제조방법 | |
KR970003923A (ko) | 캐패시터 제조방법 | |
KR930020580A (ko) | 반도체 소자의 콘택제조방법 | |
KR930011253A (ko) | 랙(Rack) 구조의 스토리지 노드를 갖는 DRAM셀 제조방법 | |
KR920013724A (ko) | 반도체 메모리 소자의 커패시터 제조방법 | |
KR960043155A (ko) | 캐패시터의 전하저장전극 제조방법 | |
KR930015005A (ko) | 디램셀의 제조방법 | |
KR960015917A (ko) | 반도체 소자의 전하저장전극 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050621 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |