KR900008092Y1 - Test circuit in printed panel - Google Patents

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KR900008092Y1 KR2019850018213U KR850018213U KR900008092Y1 KR 900008092 Y1 KR900008092 Y1 KR 900008092Y1 KR 2019850018213 U KR2019850018213 U KR 2019850018213U KR 850018213 U KR850018213 U KR 850018213U KR 900008092 Y1 KR900008092 Y1 KR 900008092Y1
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Abstract

내용 없음.No content.

Description

프린터의 내장기능 테스트회로Printer's built-in function test circuit

제 1 도는 본 고안에 따른 회로도.1 is a circuit diagram according to the present invention.

제 2 도는 제 1 도의 각부분 입, 출력 파형도이다.2 is an input and output waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

P : 콘넥터 AN : 앤드 게이트P: Connector AN: And Gate

I1, I2 : 인버터 OR : 오아 게이트I1, I2: Inverter OR: Ora Gate

FF : D형 플립플롭 COT : 카운터FF: D flip-flop COT: Counter

ROM : 롬 BU : 버퍼ROM: ROM BU: Buffer

R1-R3 : 저항 C1-C3 : 콘덴서R1-R3: Resistor C1-C3: Capacitor

본 고안은 프린터의 내장기능 테스트회로에 관한 것으로서, 특히 카운터 및 롬(ROM)등을 이용하여 프린터가 갖고 있는 모든 기능을 테스트 할 수 있는 회로에 관한 것이다.The present invention relates to a test circuit for built-in functions of a printer, and more particularly to a circuit capable of testing all functions of a printer using a counter and a ROM.

일반적으로 사용하는 프린터의 내장기능 테스트회로는 문자를 프린트하는 진행을 테스트할 수는 있었으나, 프린트되는 문자를 확대 및 축소하는 기능은 테스트할 수 없는 단점이 있었다.In general, the built-in function test circuit of the printer used can test the progress of printing the text, but the function of enlarging and reducing the printed text has a disadvantage that cannot be tested.

따라서 본 고안의 목적은 프린터가 수행할 수 있는 모든 기능을 테스트할 수 있는 회로를 제공하는데 있다.Therefore, an object of the present invention is to provide a circuit that can test all the functions that the printer can perform.

이하, 첨부된 도면에 의거하여 본 고안의 목적을 달성할 수 있는 실시예를 상세히 기술하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 고안의 회로도로서, 프린터에서 발생하는 셀렉터신호가 콘넥터(P)의 세렉터단자(SELECT)를 거쳐 D형 플립플롭(FF) 및 카운터(COT)의 클리어단자(CR)에 각각 인가되도록 연결하는 한편, 저항(R1) 및 콘데서(C1)를 거쳐 앤드 게이트(AN)의 일측 입력 단자에 인가되도록 연결한다.1 is a circuit diagram of the present invention, in which a selector signal generated in a printer is applied to a D-type flip-flop FF and a clear terminal CR of a counter COT via a selector terminal SELECT of the connector P, respectively. On the other hand, it is connected so as to be applied to an input terminal of one side of the AND gate AN via the resistor R1 and the capacitor C1.

한편, 상기 앤드게이트(AN)의 타측 입력단자에는 D 플립플롭(FF)의 반전출력단자의 출력이 저항(R3) 및 콘덴서(C3)을 거쳐 인가되도록 연결하며, 상기 앤드게이트(AN)의 출력은 인버터(I1)와 저항(R2) 및 콘덴서(C2)를 각각 거쳐 반전 및 지연된 다음 오아 게이트(OR)의 입력단자에 인가되도록 연결하며, 오아게이트(OR)의 출력을 콘넥터(P)의 스트로브(STROBE)단자에 인가되도록 한다.On the other hand, the inverting output terminal of the D flip-flop (FF) to the other input terminal of the AND gate (AN) The output of is connected to be applied via a resistor (R3) and a capacitor (C3), the output of the AND gate (AN) is inverted and delayed through the inverter (I1), a resistor (R2) and a capacitor (C2), respectively, It is connected to be applied to the input terminal of the gate (OR), and the output of the ora gate (OR) to be applied to the strobe (STROBE) terminal of the connector (P).

그리고, 콘넥터(P)의 ACK 단자에서 출력된 데이터 전송요구신호가 D형 플립플롭(FF)의 클럭단자(CK)에 인가되고, 콘넥터(P)의 BUSY단자에서 출력된 프린터에서 데이터를 받아들일 수 있는 여부신호가 D형 플립플롭(FF)의 입력단자(D)와 인버터(I2)를 거쳐 카운터(COT)의 클럭단자(CK)에 각각 인가되도록 연결한다. 한편, 카운터(COT)에서 출력된 데이터가 어드레스 버스(A/B)를 통하여 롬(ROM)의 어드레스 단자에 각각 인가되도록하며, 상기 롬(ROM)의 인에이블 단자(E)는 접지하는 한편, 롬(ROM)에서 출력된 데이터가 데이터버스(D/B)를 통한 다음 버퍼(BU)를 거쳐 콘넥터(P)의 데이터 단자(DATA)에 인가되도록 구성한다.The data transmission request signal output from the ACK terminal of the connector P is applied to the clock terminal CK of the D flip-flop FF, and the data output from the BUSY terminal of the connector P is accepted. Whether or not the signal is applied to the clock terminal CK of the counter COT via the input terminal D and the inverter I2 of the D-type flip-flop FF. On the other hand, the data output from the counter (COT) is applied to the address terminals of the ROM (ROM) via the address bus (A / B), respectively, the enable terminal (E) of the ROM (ROM) is grounded, The data output from the ROM is applied to the data terminal DATA of the connector P via the next buffer BU via the data bus D / B.

미설명 부호설명 STROBE는 버퍼(BU)를 통해 롬(ROM)으로 부터의 데이터를 프린터에 인가하기 위한 신호이다.Description Code Description STROBE is a signal for applying data from the ROM to the printer through the buffer BU.

상기와 같은 구성을 한 본고안의 회로동작을 제 2 도의 출력파형도를 이용하여 설명한다.The circuit operation of the present design having the above configuration will be described using the output waveform diagram of FIG.

롬(ROM)에는 프린터의 여러 기능을 테스트하기 위한 모든 시퀸스(Sequence)의 데이터가 저장되어 있다.ROM stores data for all sequences to test various functions of the printer.

전원이 온되기 전에는 콘넥터(P)의 셀렉트단자(SELECT)로부터 로우상태의 신호가 출력되므로, 이 셀렉트신호(SELECT)가 클리어단자(CR)에 인가되는 플립플롭(FF)과 카운터(COT)는 클리어된다.Before the power is turned on, since the low signal is output from the select terminal SELECT of the connector P, the flip-flop FF and the counter COT to which the select signal SELECT is applied to the clear terminal CR are Cleared.

전원이 온되면, 프린터에 연결된 콘넥터(P)의 셀렉터단자(SELECT)에서 하이상태의 신호가 출력되는데, 제 2 도의 SELECT와 같은 셀렉트신호가 저항(R1), 콘덴서(C1)를 거쳐 지연된 다음 앤드게이트(AN)의 일측 입력단자에 인가된다.When the power is turned on, a signal in the high state is output from the selector terminal SELECT of the connector P connected to the printer. A select signal such as SELECT in FIG. 2 is delayed through the resistor R1 and the capacitor C1, and then It is applied to one input terminal of the gate AN.

이때, 플립플롭(FF)의 반전출력은 하이상태를 유지하는데, 상기 앤드게이트(AN)의 타측입력단자에 D플립플롭(FF)의 반전출력이 저항(R) 및 콘덴서(C3)를 거쳐 지연된 다음 인가되므로 앤드 게이트(AN)의 출력은 제 2 도(a)와 같이 하이상태가 된다.At this time, the inverted output of the flip-flop (FF) Maintains a high state, and the inverted output of the D flip-flop (FF) is input to the other input terminal of the AND gate (AN). Since it is applied after being delayed through the resistor R and the capacitor C3, the output of the AND gate AN becomes high as shown in FIG.

앤드 게이트(AN)의 출력은 저항(R2), 콘덴서(C2)를 거쳐 지연되므로 제 2 도(b)와 같은 신호가 오아게이트(OR)의 한 입력에 인가됨과 동시에 인버터(I1)를 통해 반전되어 제 2 도(c)와 같은 신호가 다른 입력단자에 인가되므로, 오아게이트(OR)의 출력은 제 2 도(d)와 같이 로우상태가 되어 콘넥터(p)의 스트로브단자(STROBE)에 인가된다.Since the output of the AND gate AN is delayed through the resistor R2 and the capacitor C2, a signal as shown in FIG. 2B is applied to one input of the OR gate OR and inverted through the inverter I1. Since the signal shown in FIG. 2 (c) is applied to the other input terminal, the output of the OR gate is low as shown in FIG. 2 (d) and applied to the strobe terminal STROBE of the connector p. do.

따라서, 콘넥터(P)의 스트로브(STROBE)단자에 로우상태의 신호가 인가되면 롬(ROM)에 저장되어 있는 데이터, 즉 테스트 시퀸스 버퍼(BU)를 통해 읽어 들여 프린터에 인가하게 된다.Therefore, when a low signal is applied to the strobe terminal S of the connector P, the data stored in the ROM, that is, the test sequence buffer BU, is read and applied to the printer.

이와같이, 콘넥터(P)에 롬(ROM)으로 부터 데이터를 읽어들이라는 스트로브 신호(STROBE)가 인가되면 콘넥터(P)에서는 ACK단자를 통해 2 도(e)와 같은 데이터 전송요구 신호를 출력하여 플립플롭(FF)의 클럭 단자(CK)에 인가하는 한편, 프린터에서 데이터를 받아들일 수 있는 제 2 도의 (f)와 같은 신호를 BUSY 단자를 통해 출력하여 플립플롭(FF)의 입력단자(D)에 인가함과 동시에 인버터(I2)를 거쳐 제 2 도(g)와 같이 반전시킨 후 카운터(COT)의 클럭단자(CK)에 각각 인가한다. 따라서 카운터(COT)가 동작을 하여 그 출력을 롬(ROM)의 어드레스로 사용하므로서, 롬(ROM)은 카운터(COT)에서 지정하는 어드레스에 저장된 데이터를 버퍼(BU) 및 콘넥터(P)를 통하여 프린터에 인가하므로써 프린터는 인가되는 테스트 시퀸스에 따라 프린트동작을 수행한다.As such, when the strobe signal STROBE is applied to the connector P to read data from the ROM, the connector P outputs a data transmission request signal such as 2 degrees (e) through the ACK terminal and flips it. The input terminal D of the flip-flop FF is applied to the clock terminal CK of the flop FF, and outputs a signal as shown in FIG. 2 (f) through which the printer can receive data through the BUSY terminal. At the same time, the inverter is inverted as shown in FIG. 2 (g) through the inverter I2 and applied to the clock terminal CK of the counter COT. Therefore, since the counter COT operates and uses the output as an address of the ROM, the ROM stores data stored at an address designated by the counter COT through the buffer BU and the connector P. By applying to the printer, the printer performs the print operation according to the test sequence applied.

버퍼(BU)를 통해 프린터에 문자축소기능에 대한 시퀸스가 인가되면 프린터는 문자를 축소하게 되고, 문자확대에 대한 시퀸스가 인가되면 프린터는 문자를 확대하게 되므로서 본 고안의 회로를 이용하여 프린터의 제기능을 테스트 할 수 있다.When the sequence for the character reduction function is applied to the printer through the buffer BU, the printer reduces the character. When the sequence for the character enlargement is applied, the printer enlarges the character and uses the circuit of the present invention. Test your functionality.

그리고, 상술한 바와같이 D형 플립플롭(FF)의 반전출력 단자에서 출력된 신호는 전술한 바와같이 저항(R3) 및 콘덴서(C3)를 거쳐 지연된 후 앤드 게이트(AN)의 타측 입력단자에 인가되어 셀렉터신호와 논리곱되고, 이 앤드게이트(AN)의 출력신호가 각각 반전 및 지연된 다음 입력단자에 인가되는 오아 게이트(OR)는 롬(ROM)으로부터 프린터에 데이터를 내보낼수 있도록 하는 스트로브신호(STROBE)를 프린터에 인가하므로써 프린터의 내장기능을 테스트할 수 있는 것이다.And, as described above, the inverted output terminal of the D flip-flop (FF) The signal output from is delayed through the resistor R3 and the capacitor C3 as described above, and is then applied to the other input terminal of the AND gate AN to be logically multiplied with the selector signal and output signal of the AND gate AN. The OR gate, which is applied to the input terminal after being inverted and delayed respectively, can test the printer's built-in function by applying a strobe signal (STROBE) to the printer so that data can be sent from the ROM to the printer. .

상술한 바와 같이 본 고안에 의하면 프린터에 내장된 모든기능 즉 문자 축소, 확대기능을 테스트할 수 있는 이점이 있다.As described above, according to the present invention, there is an advantage in that all functions built in the printer, that is, a character reduction and enlargement function can be tested.

Claims (1)

콘넥터(P)의 셀렉터단자(SELECT)에서 출력된 신호에 의해 클리어되고, 콘넥터(P)의 ACK 단자에서 출력된 데이터 전송요구신호에 동기되어서 콘넥터(P)의 BUSY 단자에서 출력되는 프린터에서 데이터를 받아 들일 수 있는 신호를 입력으로 하여 펄스를 출력하는 D형 플립플롭(FF)과, 저항(R3) 및 콘덴서(C3)에 의해 지연된 상기 D형 플립플롭(FF)의 반전출력단자의 출력신호와 저항(R1) 및 콘덴서(C1)에 의해 지연된 콘넥터(P)의 셀렉터단자(SELECT)의 출력신호를 입력으로 하여 논리곱하는 앤드게이트(AN)와, 상기한 앤드게이트(AN)의 출력이 인버터(I1) 및 저항(R2), 콘넥터(C2)를 거쳐 반전 및 지연된 신호를 입력으로 하여 논리합한 다음 출력신호를 콘넥터(P)의 스트로브단자(STROBE)에 인가하는 오아게이트(OR)와, 콘넥터(P)의 BUSY 단자에서 출력되는 신호를 반전하여 카운트(COT)의 클럭단자에 클럭펄스를 인가하는 인버터(I2)와, 콘넥터(P)의 셀렉터단자(SELECT)에서 출력된 신호에 클리어되고, 상기 인버터(I2)에 의해 반전된 콘넥터(P)의 BUSY단자의 출력신호에 의해 동기되어 카운트하여 롬(ROM)의 어드레스 변지를 지정하는 카운터(COT)와, 상기한 카운터(COT)에서 출력된 데이터를 어드레스변지로 하여 내부에 내장된 프로그램을 수행하는 롬(ROM)과, 롬(ROM)에서 출력된 데이터를 래치한후 데이터버스(D/B)를 통하여 콘넥터(P)의 DATA 단자에 인가하는 버퍼(BU)등을 포함하여 이루어지는 것을 특징으로 하는 프린터의 내장기능 테스트회로.Cleared by the signal output from the selector terminal (SELECT) of the connector (P), the data output from the BUSY terminal of the connector (P) in synchronization with the data transfer request signal output from the ACK terminal of the connector (P) D-type flip-flop (FF) for outputting a pulse with an acceptable signal as an input, and an inverted output terminal of the D-type flip-flop (FF) delayed by a resistor (R3) and a capacitor (C3). Of the AND gate (AN), which is the AND of the output signal of the selector terminal (SELECT) of the connector (P) delayed by the resistor (R1) and the capacitor (C1), and the AND of the AND gate (AN). The output is ORed through the inverter I1, the resistor R2, and the connector C2 by inverting and delaying the input signal, and then applying an output signal to the strobe terminal STROBE of the connector P. And an inverter I2 which inverts the signal output from the BUSY terminal of the connector P and applies a clock pulse to the clock terminal of the count COT, and a signal output from the selector terminal SELECT of the connector P. A counter (COT) which clears and counts in synchronization with the output signal of the BUSY terminal of the connector (P) inverted by the inverter (I2) and designates an address change of the ROM (ROM), and the counter (COT) described above. The internal program is built by changing the data output from And a buffer BU applied to the DATA terminal of the connector P via the data bus D / B after latching the ROM outputted from the ROM. The built-in function test circuit of the printer.
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* Cited by examiner, † Cited by third party
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KR20010086833A (en) * 2000-03-03 2001-09-15 이용길 Mat for finger-pressure theraphy and method of making the same
KR100448094B1 (en) * 2001-12-20 2004-09-13 주식회사 이이엠 Mat acupressure member having function to absorb and neutralize harmful electromagnetic wave

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010086833A (en) * 2000-03-03 2001-09-15 이용길 Mat for finger-pressure theraphy and method of making the same
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