KR940004543Y1 - Flip-flop for more utilizd - Google Patents

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KR940004543Y1
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이병운
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문정환
금성일렉트론 주식회사
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

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  • Tests Of Electronic Circuits (AREA)
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Abstract

내용 없음.No content.

Description

다용도 플립플롭Versatile Flip-Flops

제1도는 종래의 플립플롭 내부회로도.1 is a conventional flip-flop internal circuit diagram.

제2(a)도 내지 제2(d)도는 제1도의 동작파형도.2 (a) to 2 (d) is an operating waveform diagram of FIG.

제3도는 본 고안의 다용도 플립플롭 내부회로도.Figure 3 is a multipurpose flip-flop internal circuit diagram of the present invention.

제4(a)도 내지 제4(d)도는 본 고안에 따른 동작파형도.4 (a) to 4 (d) is an operating waveform diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

I1-11; 인버터 T1-T8: 전송게이트I 1 - 11; Inverter T 1 -T 8 : Transmission Gate

AD1-AD2: 앤드게이트 ND1-ND3: 낸드게이트AD 1 -AD 2 : AND gate ND 1 -ND 3 : NAND gate

NR : 노아게이트NR: Noah Gate

본 고안은 다용도 플립플롭에 관한 것으로, 특히 출력값을 계속 유지하거나 정해진 클럭에 의해 도클과 홀딩기능을 겸용사용이 가능한 다용도 플립플롭게 관한 것이다.The present invention relates to a versatile flip-flop, and more particularly, to a versatile flip-flop that can keep the output value or use the dock and the holding function by a predetermined clock.

제1도는 종래 플립플롭의 내부회로도로서 이에 도시된 바와같이, 리세트신호(R)는 낸드게이트(ND1)(ND2)의 일측입력단자에 인가되고 낸드게이트(ND1)의 타측입력단자에는 전송게이트(T1)를 통한 신호가 인가되며 그 낸드게이트(ND1)의 출력신호는 전송게이트(T3)를 통해 상기 낸드게이트(ND2)의 타측입력단자에 인가됨과 아울러 인버터(I3)와 전송게이트(T2)를 순차적으로 통해 낸드게이트(ND1)의 타측입력단자에 인가되고, 상기 전송게이트(T3) 출력신호는 전송게이트(T4)에 인가되고, 상기 낸드게이트(ND2)의 출력신호는 인버터(I4)를 통해 전송게이트(T1)에 인가되며 클럭신호(CK)를 인버터(I1)를 통해 전송게이트(T1-T4)의 제어단자에 인가되고 상기 인버터(I1), (I2)를 통한 클럭신호(CK)는 상기 전송게이트(T1-T4)의 제어단자에 인가되며, 상기 낸드게이트(ND2)의 출력신호와 전송게이트(T4)와 인버터(I4)의 출력신호는 최종출력신호(Q)가 된다.The first turn, as this shown as an internal circuit diagram of a conventional flip-flop, a reset signal (R) is a NAND gate (ND 1) is applied to one side input terminal of the (ND 2) is a NAND gate the other input terminal of the (ND 1) There is a signal via the transfer gate (T 1), and soon as the output signal of the NAND gate (ND 1) is applied to the other input terminal of the NAND gate (ND 2) through a transfer gate (T 3) as well as an inverter (I 3 ) and the transmission gate T 2 are sequentially applied to the other input terminal of the NAND gate ND 1 , and the transmission gate T 3 output signal is applied to the transmission gate T 4 , and the NAND gate The output signal of ND 2 is applied to the transfer gate T 1 through the inverter I 4 , and the clock signal CK is transmitted to the control terminals of the transfer gates T 1 -T 4 through the inverter I 1 . The clock signal CK applied to the inverters I 1 and I 2 is applied to the control terminals of the transfer gates T 1 -T 4 . The output signal of the NAND gate ND 2 and the output signal of the transmission gate T 4 and the inverter I 4 are applied to the final output signal Q. Becomes

이상과 같이 구성된 종래 플립플롭의 동작과정 및 문제점을 동작파형도인 제2도를 참조하여 설명하면 다음과 같다.An operation process and problems of the conventional flip-flop constructed as described above will be described with reference to FIG. 2 as an operation waveform diagram.

리세트신호(R)는 저전위 상태로 낸드게이트(ND1)(ND2)의 일측입력단자에 인가되고 클럭신호(CK)는 저전위 상태와 고전위 상태를 반복수행하여 전송게이트(T1-T4)를 제어한다.The reset signal R is applied to one input terminal of the NAND gate ND 1 (ND 2 ) in a low potential state, and the clock signal CK repeatedly performs a low potential state and a high potential state to transmit the gate T 1. -T 4 ) to control.

이때 낸드게이트(ND2)는 일측입력단자로 저전위 상태의 신호를 인가받기 때문에 그 낸드게이트(ND2)의 일측입력단자에 저전위 상태의 신호가 인가되면 타측입력에 관계없이 고전위 신호를 출력하는 특성으로 인해 출력신호(Q)는 제1(c)도와 동일한 고전위 상태이며 인버터(I4)를 통한 출력는 저전위가 상태가 된다.At this time, since the NAND gate ND 2 receives a low potential signal as one input terminal, when a low potential signal is applied to one input terminal of the NAND gate ND 2 , a high potential signal is applied regardless of the other input. Due to the characteristic of outputting, the output signal Q is in the same high potential state as that of the first (c) and is output through the inverter I 4 . Becomes the low potential state.

한편, 리세트신호(R)를 제2(a)도와 동일하게 고전위 상태로 인가하고 클럭신호(CK)를 제2(b)도와 동일하게 저전위 신호와 고전위 신호로 반복할 때 전상태의 출력신호는 전송게이트(T1)에 인가되고 클럭신호(CK)가 고전위 상태일 경우 인버터(I1), (I2)를 통한 저전위 신호와 고전위 신호로 인해 전송게이트(T1, T4)는 도통되고 전송게이트(T2, T3)는 오프되어 저전위의 출력신호는 전송게이트(T4)를 통해 낸드게이트(ND2)에서 고전위상태의 리셋트신호(R)와 조합되어 출력신호(Q)가 고전위상태가 된다.On the other hand, when the reset signal R is applied to the high potential state as shown in the second (a) and the clock signal CK is repeated as the low potential signal and the high potential signal as shown in the second (b), all the states Output signal Is applied to the transfer gate (T 1 ) and when the clock signal CK is in the high potential state, due to the low and high potential signals through the inverter (I 1 ), (I 2 ) transfer gate (T 1 , T 4) ) Is turned on and the transmission gates (T 2 , T 3 ) are turned off so that the low-potential output signal Is combined with the reset signal R of the high potential state at the NAND gate ND 2 through the transfer gate T 4 , so that the output signal Q becomes a high potential state.

이후 클럭신호(CK)가 저전위 상태로 변할경우 전송게이트(T1, T4)는 오프되고 전송게이트(T2, T3)는 도통되어, 전상태에서 전송게이트(T1)를 통한 저전위 출력신호가 낸드게이트(ND1)의 타측입력단자에 인가되어 일측입력단자에 인가되는 고전위 리셋트신호(R)와 조합하여 출력되는 고전위 신호가 전송게이트(T3)를 통해 낸드게이트(ND2)에서 고전위의 리셋트신호(R)와 조합한다.Thereafter, when the clock signal CK changes to the low potential state, the transfer gates T 1 and T 4 are turned off and the transfer gates T 2 and T 3 are turned on so that the low state through the transfer gate T 1 is maintained. Potential output signal The NAND gates NAND gate through (ND 1) the other input terminal is the one input terminal to an applied high potential reset signal (R) in combination with the high potential signal on the gate output in the (T 3) of the (ND 2 In combination with the high potential reset signal (R).

그로인해 출력신호(Q)는 저전위상태가 된다. 다시 클럭신호(CK)가 고전위상태로 변할경우 전송게이트(T1, T4)는 도통되고 전송게이트(T2, T3)는 오프되어 고전위의 출력신호는 전송게이트(T4)를 통해 낸드게이트(ND2)에서 고전위 상태의 리셋트신호(R)와 조합하여 출력신호(Q)는 저전위 상태를 유지하게 되고, 저전위상태의 클럭신호(CK)로 변할경우 상기와 동일한 방법으로 고전위의 출력신호(Q)를 내어서 제2(c)도, 제2(d)도의 와 동일하게 2분주된 클럭신호를 출력한다.As a result, the output signal Q becomes a low potential state. When the clock signal CK changes to the high potential state, the transfer gates T 1 and T 4 are turned on and the transfer gates T 2 and T 3 are turned off to output the high potential output signal. The output signal Q maintains the low potential state in combination with the reset signal R of the high potential state at the NAND gate ND 2 through the transmission gate T 4 , and the clock signal of the low potential state CK) outputs a high potential output signal Q in the same manner as described above, and outputs a clock signal divided by 2 in the same manner as in FIG. 2 (c) and FIG. 2 (d).

이와같이 리세트 신호에 의해 클럭신호를 2분주만을 행하므로 어느 시점에서 사용자가 출력값을 홀딩하고 싶을때 할 수 없으며 단순한 2분주기능 이외에는 별다른 기능이 없어 제품의 호환성을 저하시키는 문제점이 있었다.In this way, the clock signal is divided by only two divisions, and thus, when the user wants to hold the output value at some point, there is no function other than the simple two-division function.

본 고안은 상기와 같은 문제점을 감안하여 일반적인 플립플롭 내부회에 논리소자의 새로운 조합으로 제어신호를 이용하여 출력값을 홀딩하거나 2분주 기능을 동시에 수행할 수 있게하여 제품의 호환성을 향상하고자 한다.In view of the above problems, the present invention intends to improve the compatibility of the product by allowing the output value to be held or the two-division function to be simultaneously performed using a control signal as a new combination of logic elements in a general flip-flop inner circuit.

제3도는 본 고안의 플립플롭 내부회로도로서 이에 도시한 바와같이 제어신호(C)는 인버터(I8)를 통해 앤드게이트(AD2)의 일측입력단자에 입력됨과 아울러 인버터(I8), (I9)를 순차적으로 통해 앤드게이트(AD1)의 일측입력단자에 인가되고, 그 앤드게이트(AD1), (AD2)의 출력신호는 노아게이트(NR1)의 전송게이트(T7)를 순차적으로 통해 일측입력단자에 리세트신호(R)가 인가되는 낸드게이트(ND3)의 타측입력단자에 인가되며, 그 낸드게이트(ND3) 출력신호(Q)는 상기 앤드게이트(AD2)의 타측입력단자에 인가됨과 아울러 인버터(I11)와 전송게이트(T6)를 순차적으로 통해 인버터(I10)와 전송게이트(T8)를 순차적으로 통한 노아게이트(NR1)의 출력신호와 함께 상기 앤드게이트(AD1)의 타측입력단자에 인가되고, 상기 전송게이트(T7)의 출력신호는 전송게이트(T5)를 통해 최종출력신호가 되며 클럭신호(CK)는 인버터(I6)를 통해 전송게이트(T5-T8)의 제어단자에 인가됨과 아울러 인버터(I8), (I9)를 순차적으로 동해 상기 전송게이트(T5-T8)의 제어단자에 인가되게 구성한다.The third turning soon as the input to one input terminal of the flip-flop by the AND gate (AD 2) via a control signal (C) is an inverter (I 8) as shown In an internal circuit diagram of the subject innovation as well as an inverter (I 8), ( I 9) a transfer gate (T 7 of the is applied to one side input terminal of the aND gate (AD 1) through successively, and the output signal of the aND gate (AD 1), (AD 2 ) is a NOR gate (NR 1)) Are sequentially applied to the other input terminal of the NAND gate ND 3 to which the reset signal R is applied to one of the input terminals, and the NAND gate ND 3 output signal Q is applied to the AND gate AD 2. The output signal of the NOR gate NR 1 through the inverter I 10 and the transmission gate T 8 sequentially through the inverter I 11 and the transmission gate T 6 , in addition to being applied to the other input terminal of together with and applied to the other input terminal of the aND gate (AD 1), the output signal is transmitted in the transfer gate (T 7) Sites final output signal via (T 5) The clock signal CK is a control terminal of the transmission gates T 5 -T 8 through the inverter I 6 . In addition, the control terminals of the transfer gates T 5 -T 8 are sequentially applied to the inverters I 8 and I 9 . Configure to be applied to

이와같이 구성한 본 고안의 동작과정 및 작용효과를 본 고안에 따른 동작파형도인 제4도를 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to Figure 4 of the operation waveform and the operation effect of the present invention configured as described above in accordance with the present invention.

제어신호(C)는 제4(a)도와 동일하게 저전위 상태를 인가하고 클럭신호(CK)를 제4(c)도와 동일하게 저전위와 고전위 상태를 반복하여 인가하며 이때 리세트 신호(R)를 저전위 상태로 낸드게이트(NO3) 일측입력 단자에 인가하면 그 낸드게이트(NO3)는 타측에 관계없이 항상 고전위 상태의 출력신호(Q)를 출력하고 인버터(I11)를 통한 출력신호는 저전위 상태를 출력한다.The control signal C applies a low potential state similarly to the fourth (a) and the clock signal CK repeatedly applies the low potential and the high potential state similarly to the fourth (c), and the reset signal R ) of when the low electric potential state is applied to the NAND gate (nO 3) side input terminal that a NAND gate (nO 3) always output an output signal (Q) on the high potential state, regardless of the other, and through an inverter (I 11) Output signal Outputs a low potential state.

이후 리세트신호(R)를 제4(b)도와 같이 고전위 상태로 인가하고 클럭신호(CK)를 고전위 상태로 인가하면 전송게이트(T7), (T8)는 도통되고 전송게이트(T5), (T6)는 오프되어 출력신호(Q)는 고전위 상태를 유지하며 클럭신호(CK)가 저전위 상태일때 전송게이트(T5), (T6)는 도통되고 전송게이트(T7), (T8)는 오프되어 제4(d)도와 동일하게 계속해서 초기값을 홀딩한다.Subsequently, when the reset signal R is applied to the high potential state as shown in FIG. 4 (b) and the clock signal CK is applied to the high potential state, the transfer gates T 7 and T 8 become conductive and the transfer gate ( T 5 ) and (T 6 ) are turned off so that the output signal Q maintains the high potential state. When the clock signal CK is in the low potential state, the transfer gates T 5 and T 6 are conducted and the transfer gate ( T 7 ) and T 8 are turned off to hold the initial values in the same manner as in the fourth (d).

한편 상기와 동일한 조건에서 제어신호(C)를 저전위에서 고전위 상태로 변경하여 입력하고 클럭신호(CK)가 고전위 상태일때 전상태의 고전위출력신호(Q)와 저전위 상태의 제어신호(C)가 앤드게이트(AD2)에 인가되고 인버터(I9)를 통한 고전위의 제어신호와 저전위의 출력신호가 앤드게이트(AD1)에 인가되어 노아게이트(NR1)를 통해 고전위 신호로 출력한다. 이때 전송게이트(T7), (T8)는 도통되고 전송게이트(T7), (T8)는 오프되어 상기 노아게이트(NR1)의 고전위 신호가 전송게이트(T7)를 통해 고전위 상태의 리세트신호(R)와 낸드게이트(ND3)에서 조합되어 저전위 신호를 출력한다.On the other hand, under the same conditions as above, the control signal C is changed from the low potential to the high potential state and is input. When the clock signal CK is in the high potential state, the high potential output signal Q and the control signal of the low potential state ( C) is applied to the AND gate AD 2 and the high potential control signal and the low potential output signal through the inverter I 9 . Is applied to the AND gate AD 1 to output a high potential signal through the NOR gate NR 1 . In this case, the transmission gates T 7 and T 8 are turned on, and the transmission gates T 7 and T 8 are turned off so that the high potential signal of the noah gate NR 1 is high through the transmission gate T 7 . The low potential signal is output by combining the reset signal R and the NAND gate ND 3 in the above state.

이후 클럭신호(CK)가 저전위 상태로 변경되어 인가되면 전송게이트(T5), (T6)만 도통되어 인버터(I11)와 전송게이트(T5)를 통한 고전위 신호와 고전위 상태의 리세트신호(R)가 상기 낸드게이트(ND3)에서 조합되어 저전위 상태로 출력되며 한편 클럭신호(CK)가 고전위 상태로 변경되면 전상태의 저전위출력신호(Q)와 인버터(I8)를 통한 저전위의 제어신호가 앤드게이트(AD2)에서 조합되고 인버터(I9), (I11)를 각기 통한 고전위 상태의 신호가 앤드게이트(AD1)에서 조합되어 노아게이트(NR1)에 인가되면 그 노아게이트(NR1)는 저전위 상태의 신호를 출력한다. 이때 전송게이트(T7), (T8)만이 도통되어 상기 노아게이트(NR1)의 저전위 출력신호와 고전위 상태의 리세트신호가 낸드게이트(ND3)에 조합되어 고전위 신호를 출력한다.When the clock signal CK is changed to the low potential state and then applied, only the transmission gates T 5 and T 6 are conducted so that the high potential signal and the high potential state through the inverter I 11 and the transmission gate T 5 are applied. The reset signal R is combined at the NAND gate ND 3 to be output in the low potential state, and when the clock signal CK is changed to the high potential state, the low potential output signal Q and the inverter ( The control signal of the low potential through I 8 ) is combined at the AND gate AD 2 , and the signal of the high potential state through the inverters I 9 and I 11 is combined at the AND gate AD 1 , thereby combining the noah gate. When applied to NR 1 , the noble gate NR 1 outputs a signal of a low potential state. At this time, only the transmission gates T 7 and T 8 are turned on so that the low potential output signal of the noble gate NR 1 and the reset signal of the high potential state are combined with the NAND gate ND 3 to output a high potential signal. do.

이로인해 클럭신호(CK)가 저전위 상태와 고전위 상태를 반복하여 시행할때 상기와 동일한 과장으로 제4(d)도와 동일하게 클럭신호(CK)를 2분주한다.As a result, when the clock signal CK is repeatedly executed at the low potential state and the high potential state, the clock signal CK is divided into two by the same exaggeration as in the fourth (d).

이상에서 상세히 설명한 바와같이 본 고안은 제어신호에 의해 전상태의 출력신호를 홀딩할 수 있고 제어신호의 제어에 의해 클럭신호를 2분주할 수 있어 플립플롭의 기능을 다양화하여 제품의 호환성을 향상하는 효과가 있다.As described in detail above, the present invention can hold the output signal of the entire state by the control signal and divide the clock signal by the control signal, thereby improving the compatibility of the product by diversifying the function of the flip-flop. It is effective.

Claims (1)

제어신호(C)는 인버터(I8)를 통해 일측에 최종출력신호(Q)인 낸드게이트(ND3)의 출력을 인가받은 앤드게이트(AD2)의 타측입력단자에 인가되고, 인버터(I9)를 다시 통해 인버터(I11)와 전송게이트(T6)를 순차적으로 통한 상기 낸드게이트(ND3) 출력신호와 앤드게이트(AD1)에 인가되며 그 앤드게이트(AD1)(AD2)의 출력신호는 노아게이트(NR)와 전송게이트(T7)를 순차적으로 통해 리세트신호(R)와 상기 낸드게이트(ND3)에 각기 인가되고, 그 노아게이트(NR)의출력은 인버터(I10)와 전송게이트(T8)를 통해 앤드게이트(AD1)에 인가되며 상기 전송게이트(T7)의 출력은 전송게이트(T5)를 통해 출력신호가 되며, 클럭신호(CK)는 인버터(I6)를 통해 상기 전송게이트(T5-T8)의 제어단자에 인가되고 인버터(I7)를 다시 통해 상기 전송게이트(T5-T8)의 제어단자에 인가되어 구성한 다용도 플립플롭.The control signal C is applied to the other input terminal of the AND gate AD 2 , to which the output of the NAND gate ND 3 , which is the final output signal Q, is applied to one side through the inverter I 8 . 9 ) is again applied to the NAND gate ND 3 output signal and the AND gate AD 1 through the inverter I 11 and the transmission gate T 6 in sequence, and the AND gate AD 1 (AD 2 ). ) Is applied to the reset signal (R) and the NAND gate (ND 3 ), respectively, through the noble gate (NR) and the transmission gate (T 7 ) in sequence, and the output of the noble gate (NR) is an inverter. It is applied to the AND gate AD 1 through I 10 and the transmission gate T 8 , and the output of the transmission gate T 7 is an output signal through the transmission gate T 5 . The clock signal CK is a control terminal of the transmission gates T 5 -T 8 through the inverter I 6 . Is applied to the control terminal of the transmission gates T 5 -T 8 through the inverter I 7 again. Versatile flip-flop applied to and configured.
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