KR940003804B1

KR940003804B1 - Noise signal removing circuit

Info

Publication number: KR940003804B1
Application number: KR1019910005472A
Authority: KR
Inventors: 김학재; 김태진
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-04-04
Filing date: 1991-04-04
Publication date: 1994-05-03
Also published as: KR920020843A

Abstract

The circuit removes noise by using a clock and a flip-flop so that input signal is detected exactly. The circuit comprises D flip-flops (10,20,30) for storing input signal by a first clock signal, and for outputting the stored signal by a second clock signal and a logical AND stage (20) for AND operating the output signal of the flip-flops so that the exact input signal is detected.

Description

Noise signal cancellation circuit

제1도는 이 발명의 실시예에 따른 잡음신호 제거회로의 상세 회로도.1 is a detailed circuit diagram of a noise signal cancellation circuit according to an embodiment of the present invention.

제2도는 제1도의 D형 플립플롭의 내부구조를 보인 상세 회로도.FIG. 2 is a detailed circuit diagram showing the internal structure of the D flip-flop of FIG.

제3도는 제1도 및 제2도의 각부의 동작 파형도이다.3 is an operational waveform diagram of each part of FIG. 1 and FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 11, 12 : D형 플립플롭 20 : 논리곱 출력부10, 11, 12: D flip-flop 20: logical product output unit

30 : 신호 저장부 40 : 신호 출력부30: signal storage unit 40: signal output unit

SC₁, SC₂: 제1및 제2클럭신호 VI : 입력단자SC ₁ , SC ₂ : First and second clock signal VI: Input terminal

이 발명은 입력단자로 잡음신호가 입력될 경우에 그 잡음신호를 제거하는 잡음신호 제거회로에 관한 것으로서, 더욱 상세하게 말하자면 반도체 집적소자로 입력되는 잡음신호의 폭이 큰 경우에 클럭과 플립플롭을 이용하여 잡음신호를 제거함으로써 입력신호의 유무를 정확하게 검출하는데 사용될 수 있는 잡음신호 제거회로에 관한 것이다.The present invention relates to a noise signal removing circuit for removing a noise signal when a noise signal is input to the input terminal. More specifically, the present invention relates to a clock and a flip-flop when the noise signal input to a semiconductor integrated device is large. The present invention relates to a noise signal removal circuit that can be used to accurately detect the presence or absence of an input signal by removing a noise signal.

전자장치들은 입력단자로 잡음신호가 입력될 경우에 그 잡음신호에 의해 오동작을 하게 된다. 특히, 디지탈 반도체 집적소자를 사용하는 전자장치들은 잡음신호에 의해 매우 민감하게 동작하므로 반도체 집적소자의 입력부에 잡음신호를 제거하는 제거회로를 구성하여 오동작을 방지하고 있다.Electronic devices malfunction when the noise signal is input to the input terminal. In particular, since electronic devices using digital semiconductor integrated devices operate very sensitively by a noise signal, a removal circuit for removing a noise signal at an input portion of the semiconductor integrated device prevents malfunction.

이러한 종래의 제거회로는, 주로 슈미트 트리거(schmitt trigger) 회로를 사용하여 잡음신호를 제거하고 있다. 그러나 상기한 슈미트 트리거 회로는 입력신호의 레벨을 이용하여 잡음신호를 제거하는 것으로, 잡음신호의 폭이 클 경우에는 잡음신호를 제거하지 못하고 입력 데이터 신호로 인식하게 됨으로써 입력신호의 유무 판정에 있어서 오류를 범하게 되는 문제점이 있다.Such a conventional elimination circuit mainly removes a noise signal using a schmitt trigger circuit. However, the Schmitt trigger circuit removes the noise signal using the level of the input signal. When the width of the noise signal is large, the Schmitt trigger circuit recognizes the input data signal without removing the noise signal. There is a problem that violates.

그러므로 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 잡음신호의 폭이 큰 경우에 슈미트 트리거를 사용하지 않고도 클럭과 플립플롭을 이용하여 잡음신호를 제거함으로써 입력신호의 유무를 정확하게 검출하는데 사용될 수 있는 잡음신호 제거회로를 제공하는 데 있다.Therefore, an object of the present invention is to solve the above-mentioned disadvantages, and when the noise signal is large, the presence or absence of an input signal can be accurately detected by removing the noise signal using a clock and flip-flop without using a Schmitt trigger. It is to provide a noise signal cancellation circuit that can be used to.

이와 같은 목적을 가지는 본 발명의 잡음신호 제거회로는 클럭신호를 이용하는 것으로 제1클럭신호에 따라 입력신호를 저장하고 저장한 입력신호를 제2클럭신호에 따라 출력하는 하나 이상의 D형 제3플롭을 직렬로 연결하고, 상기한 D형 플립플롭의 출력신호와 입력신호를 논리곱함으로써 잡음신호를 제거하면서 입력 데이터 신호의 유무를 검출할 수가 있게 된다.The noise signal cancellation circuit of the present invention having the above object uses a clock signal to store at least one D-type third flop that stores the input signal according to the first clock signal and outputs the stored input signal according to the second clock signal. By connecting in series and logically multiplying the output signal of the D flip-flop and the input signal, it is possible to detect the presence or absence of the input data signal while removing the noise signal.

그러므로 이 발명의 잡음신호 제거회로의 구성은, 소정폭을 갖는 입력신호선에 서로 직렬로 연결되어 있으며, 입력단자로 입력되는 신호를 제1클럭신호에 따라 저장하고 제2클럭신호에 따라 출력하는 다수개의 D형 플립플롭과, 상기 입력신호선 및 상기 직렬연결한 D형 플립플롭의 각각의 출력단자의 신호를 논리곱함으로써 잡음신호를 제거하면서 입력 데이터신호의 유무를 검출하기 위한 신호를 출력하는 논리곱 출력부로 이루어진다.Therefore, the configuration of the noise signal canceling circuit of the present invention is connected to the input signal lines having a predetermined width in series, and stores a plurality of signals inputted to the input terminal in accordance with the first clock signal and outputs in accordance with the second clock signal. A logic product for outputting a signal for detecting the presence or absence of an input data signal by removing a noise signal by performing an AND operation on the D-type flip-flops and the signals of the respective output terminals of the input signal line and the D-type flip-flop connected in series It consists of an output part.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.With the above configuration, the most preferred embodiment which can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.

제1도는 이 발명의 실시예에 따른 잡음신호 제거회로의 상세 회로도이다.1 is a detailed circuit diagram of a noise signal removing circuit according to an embodiment of the present invention.

제1도에 도시되어 있는 바와 같이 이 발명의 실시예에 따른 잡음신호 제거회로는, 입력단자(VI)로 입력되는 소정폭을 갖는 입력신호를 제1클럭신호(SC₁)에 따라 저장하고 제2클럭신호(SC₂)에 따라 출력하는 하나 이상의 D형 플립플롭(10,11,12)를 직렬로 연결하고, 상기 입력단자(VI) 및 D형 플립플롭(10,11,12)의 각각의 출력단자(Q₁,Q₂,Q₃)를 낸드(NAND) 게이트(21)의 입력단자에 접속하며, 상기 낸드 게이트(21)의 출력단자는 인버터(22)의 입력단자에 접속하여 구성한다.As shown in FIG. 1, the noise signal removing circuit according to the embodiment of the present invention stores an input signal having a predetermined width input to the input terminal VI in accordance with the first clock signal SC ₁ and generates a first signal. Connect one or more D-type flip-flops 10, 11, and 12 output in series according to the two-clock signal SC ₂ , and each of the input terminal VI and the D-type flip-flops 10, 11, and 12, respectively. Output terminals Q ₁ , Q ₂ , and Q ₃ are connected to an input terminal of the NAND gate 21, and the output terminal of the NAND gate 21 is connected to an input terminal of the inverter 22. .

제2도는 제1도의 D형 플립플롭(10)에 대하여 내부구조를 보인 상세회로도이다.FIG. 2 is a detailed circuit diagram showing an internal structure of the D flip-flop 10 of FIG.

제2도에 도시되어 있는 바와 같이, D형 플립플롭(10)의 구성은 신호 저장부(30)와 신호 출력부(40)의 두부분으로 이루어진다. 이 발명의 실시예에서는 D형 플립플롭(10)에 대하여만 설명하고 있으나, 나머지 다른 D형 플립플롭(20,30)도 D형 플립플롭(10)과 동일한 내부구조를 갖는다.As shown in FIG. 2, the configuration of the D-type flip-flop 10 includes two parts, the signal storage unit 30 and the signal output unit 40. In the embodiment of the present invention, only the D-type flip-flop 10 is described, but the other D-type flip-flops 20 and 30 also have the same internal structure as the D-type flip-flop 10.

상기한 신호 저장부(30)의 구성은, 입력단자(VI)를 트랜스미션 게이트(31)를 통해서 인버터(32)의 입력단자에 접속하고, 인버터(32)의 출력단자는 3상태 반전버퍼(33)를 통해서 인버터(32)의 입력단자에 접속하며, 제1클럭신호(SC₁)가 트랜스미션 게이트(31)의 제어단자에 인가되게 함과 아울러 인버터(34)를 통해서 3상태 반전버퍼(33)의 제어단자에 인가되도록 접속하여 이루어진다.The above-described configuration of the signal storage unit 30 connects the input terminal VI to the input terminal of the inverter 32 via the transmission gate 31, and the output terminal of the inverter 32 has a three-state inverting buffer 33. The first clock signal SC ₁ is applied to the control terminal of the transmission gate 31 through the inverter 34 and is connected to the input terminal of the inverter 32 through the inverter 34. Connection is made so as to be applied to the control terminal.

또한, 상기한 신호 출력부(40)의 구성은, 상기한 신호 저장부(30)와 같이, 신호 저장부(30)의 인버터(32)의 출력단자를 트랜스미션 게이트(41)를 통해 인버터(42)의 입력단자에 접속하고, 인버터(42)의 출력단자는 3상태 반전버퍼(43)를 통해 인버터(42)의 입력단자에 접속하며, 제1클럭신호(SC₂)가 트랜스미션 게이트(41)의 제어단자에 인가되게 접속함과 아울러 인버터(44)를 통해 3상태 반전버퍼(43)의 제어단자에 인가되도록 하여 이루어진다.In addition, the configuration of the signal output unit 40 is similar to the signal storage unit 30 described above, and the output terminal of the inverter 32 of the signal storage unit 30 is connected to the inverter 42 through the transmission gate 41. Is connected to the input terminal of the inverter 42, and the output terminal of the inverter 42 is connected to the input terminal of the inverter 42 through the three-state inverting buffer 43, and the first clock signal SC _{2 is} connected to the transmission gate 41. In addition to being connected to the control terminal is made to be applied to the control terminal of the three-state inverting buffer 43 through the inverter 44.

상기한 트랜스미션 게이트(31,41)의 진리표는 다음과 같다.The truth table of the transmission gates 31 and 41 is as follows.

여기에서, L : 저전위, H : 고전위, Z : 하이 임피던스Where L: low potential, H: high potential, Z: high impedance

또한, 상기한 3상태 반전버퍼(33,43)의 진리표는 다음과 같다.Further, the truth table of the three state inverting buffers 33 and 43 is as follows.

상기한 바와 같이 구성된 이 발명의 실시예에 따른 잡음신호 제거회로의 작용은 다음과 같다.The operation of the noise signal cancellation circuit according to the embodiment of the present invention configured as described above is as follows.

제3도의 (a) 및 (b)에 도시된 바와 같이 제1및 제2클럭신호(SC₁,SC₂)가 입력되고, 입력단자(VI)로 제3도의 (c)에 도시된 바와 같이 고전위의 데이터가 입력되면, 제1클럭신호(SC₁)의 고전위 기간동안 D형 플립플롭(10)의 신호 저장부(30)의 트랜스미션 게이트(31)가 도통상태로 된다. 그러므로 입력단자(VI)로부터 입력된 고전위의 데이터는 트랜스미션 게이트(31)를 통하고 인버터(32)를 통해 저전위로 반전되어 출력된다.As shown in (a) and (b) of FIG. 3, the first and second clock signals SC ₁ and SC ₂ are input, and as shown in (c) of FIG. 3 as the input terminal VI. When high potential data is input, the transmission gate 31 of the signal storage unit 30 of the D flip-flop 10 is in a conductive state during the high potential period of the first clock signal SC ₁ . Therefore, the high potential data input from the input terminal VI is inverted to the low potential through the transmission gate 31 and outputted through the inverter 32.

그리고 제1클럭신호(SC₁)의 저전위 기간동안은 트랜스미션 게이트(31)가 차단 상태로 됨과 아울러 그 저전위의 제1클럭신호(SC₁)가 인버터(34)를 통해 고전위로 반전되어 3상태 반전버퍼(33)의 제어단자에 인가되므로 3상태 반전버퍼(33)는 도통상태로 된다. 트랜스미션 게이트(31)가 차단되면 회로적으로 래치기능을 갖는 인버터(32,33)에 의해서, 인버터(32)에서 출력되고 있던 저전위가 3상태 반전버퍼(33)를 통해 고전위로 반전되어 인버터(32)의 입력단자에 인가되므로 인버터(32)는 계속 저전위를 출력하게 된다.In addition, during the low potential period of the first clock signal SC ₁ , the transmission gate 31 is cut off, and the first clock signal SC ₁ of the low potential is inverted to high potential through the inverter 34. Since it is applied to the control terminal of the state inversion buffer 33, the three state inversion buffer 33 becomes a conduction state. When the transmission gate 31 is cut off, the low potential output from the inverter 32 is inverted to high potential through the three-state reversal buffer 33 by the inverters 32 and 33 having a latching circuit. Since it is applied to the input terminal of 32, the inverter 32 continues to output a low potential.

이와 같은 상태에서, 제2클럭신호(SC₂)의 고전위 기간동안 D형 플립플롭(10)의 신호 출력부(40)의 트랜스미션 게이트(41)가 도통상태로 된다. 그러므로 입력된 저전위의 데이터는 트랜스미션 게이트(41)를 통하고 인버터(42)를 통해 고전위로 반전되어 출력된다.In this state, the transmission gate 41 of the signal output portion 40 of the D-type flip-flop 10 is in a conductive state during the high potential period of the second clock signal SC ₂ . Therefore, the input low potential data is outputted by being inverted to high potential through the transmission gate 41 and through the inverter 42.

그리고 제2클럭신호(SC₂)의 저전위 기간동안은 트랜스미션 게이트(41)가 차단상태로 됨과 아울러 그 저전위의 제2클럭신호(SC₂)가 인버터(44)를 통해 고전위로 반전되어 3상태 반전버퍼(43)의 제어단자에 인가되므로 3상태 반전버퍼(43)는 도통상태로 된다. 트랜스미션 게이트(41)가 차단되면 회로적으로 래치기능을 갖는 인버터(42,43)에 의해서, 인버터(42)에서 출력되고 있는 고전위가 3상태 반전버퍼(43)를 통해 저전위로 반전되어 인버터(42)의 입력단자에 인가되므로 인버터(42)는 계속 고전위를 출력한다.During the low potential period of the second clock signal SC ₂ , the transmission gate 41 is cut off and the second clock signal SC ₂ of the low potential is inverted to high potential through the inverter 44. Since it is applied to the control terminal of the state inversion buffer 43, the three state inversion buffer 43 becomes a conduction state. When the transmission gate 41 is cut off, the high potentials output from the inverters 42 are inverted to low potentials through the three-state inversion buffer 43 by the inverters 42 and 43 having a latching circuit. Since it is applied to the input terminal of 42, the inverter 42 continues to output a high potential.

즉, D형 플립플롭(10)은 출력단자(Q₁)로, 제3도의 (d)에 도시된 바와 같이 입력단자(VI)로부터 입력되는 신호가 변화될 때까지, 계속 고전위를 출력하게 된다.That is, the D-type flip-flop 10 is an output terminal Q ₁ , and continues to output high potential until the signal input from the input terminal VI is changed as shown in (d) of FIG. 3. do.

그리고, 나머지 D형 플립플롭(11,12)도 상기의 D형 플립플롭(10)과 같이 동작하여 출력단자(Q₁,Q₂)로 제1및 제2클럭신호(SC₂)에 따라 제3도의 (e) 및 (f)에 도시된 바와 같이 고전위를 출력하게 된다.The remaining D flip-flops 11 and 12 also operate in the same manner as the D flip-flop 10, and according to the first and second clock signals SC ₂ are output to the output terminals Q ₁ and Q ₂ . The high potential is output as shown in (e) and (f) of FIG. 3.

이와 같이 D형 플립플롭(10,11,12)이 고전위를 출력하면, 그 출력한 고전위와 입력단자(VI)의 고전위의 입력신호가 논리곱 출력부(20)의 낸드 게이트(21)에 입력되므로 낸드 게이트(21)는 저전위를 출력하게 되고, 낸드 게이트(21)에서 출력된 저전위는 인버터(22)를 통해서 제3도의 (g)에 도시된 바와 같이 고전위를 출력하게 된다.When the D-type flip-flops 10, 11, and 12 output high potentials as described above, input signals of the high potentials of the output high potentials and the input terminal VI are the NAND gate 21 of the AND product 20. Since the NAND gate 21 outputs a low potential, the low potential output from the NAND gate 21 outputs a high potential as shown in (g) of FIG. 3 through the inverter 22. .

한편, 제3도의 (c)에 도시된 바와 같이 시간(T₁)에 입력단자(VI)로 잡음신호가 입력되면, 그 입력된 잡음신호에 의해서 D형 플립플롭(10)은 제1및 제2클럭신호(SC₁,SC₂)에 따라 출력단자(Q₁)로 제3도의 (d)에 도시된 바와 같이 고전위를 출력하게 되나, D형 플립플롭(11,12)은 출력단자(Q₂,Q₃)로 계속 저전위를 출력하게 되므로 논리곱 출력부(20)는 제3도의 (g)에 도시된 바와 같이 잡음신호를 제거함으로써 입력된 잡음신호를 출력하지 않게 된다.On the other hand, when the noise signal is input to the input terminal VI at the time T ₁ as shown in (c) of FIG. 3, the D-type flip-flop 10 is driven by the input noise signal. According to the two clock signals SC ₁ and SC ₂ , the high potential is output to the output terminal Q ₁ as shown in (d) of FIG. 3, but the D-type flip-flops 11 and 12 are output terminals ( Since the low potential is continuously output to Q ₂ and Q ₃ ), the logical AND output unit 20 does not output the input noise signal by removing the noise signal as shown in (g) of FIG. 3.

이상에서 상세히 설명한 바와 같이 본 발명의 잡음신호 제거회로는, 입력신호를 수개의 플립플롭으로 래치시키면서 검출하여 출력하므로 데이터의 폭보다 작은 폭을 가지는 잡음신호를 제거함으로써 입력 데이터 신호의 유무를 정확히 검출할 수 있는 효과가 있다.As described in detail above, the noise signal removal circuit of the present invention detects and outputs an input signal by latching the input signal into several flip-flops, thereby accurately detecting the presence or absence of an input data signal by removing a noise signal having a width smaller than the data width. It can work.

Claims

A plurality of signals connected to the input signal line VI having a predetermined width in series and stored in accordance with the first clock signal SC1 and output in accordance with the second clock signal SC2 are stored in the input terminal DIi. By multiplying the signals of the respective D-type flip-flops 10, 20, 30, the input signal lines VI and the output terminals Qi of the D-type flip-flops 10, 20, 30 connected in series. Noise signal removal circuit comprising a logical product output unit 20 for outputting a signal for detecting the presence or absence of the input data signal while removing the noise signal.

The method of claim 1, wherein the D-type flip-flop 10 is stored by latching an input signal in accordance with the first clock signal (SC1) and the signal storage unit 30 is stored Noise signal removal circuit, characterized in that consisting of a signal output unit for outputting a signal in accordance with the second clock signal (SC2).