KR930002025Y1 - Clock-switching circuit - Google Patents

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Abstract

내용 없음.No content.

Description

글리치 방지용 클럭스위칭 회로Glitch-proof clock switching circuit

제1도는 본 고안에 따른 글리치 방지용 클럭스위칭 회로도.1 is a clock switching circuit diagram for preventing glitch according to the present invention.

제2도는 제1도에 스위칭결과에 의해 발생되는 신호 파형도.FIG. 2 is a signal waveform diagram generated by the switching result in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101~104 : 디플립플롭 105 : 배타적 노아게이트101-104: Difl-flop 105: Exclusive Noah Gate

106~108 : 인버터 109, 110 : 앤드게이트106 ~ 108: Inverter 109, 110: End gate

111: 노아게이트 112, 113 : 낸드게이트111: Noah gate 112, 113: NAND gate

본 고안은 글리치(Glitch)방지용 클럭스위칭(Clock Switching)회로에 관한 것으로, 특히 퍼스널 컴퓨터 시스템에서 프로세서 클럭(Prooessor Clock)을 만들 때 외부에서 받아들이는 로우스피드(Low Speed)와 하이스피드(High Speed)의 2종류의 클럭중 필요에 따라 선택하는 과정에서 글리치가 발생하지 않고 스위칭 동작이 일어나도록한 글리치 방지용 클럭스위칭 회로에 관한 것이다.The present invention relates to a clock switching circuit for preventing glitch, in particular, low speed and high speed, which are externally accepted when making a processor clock in a personal computer system. The present invention relates to a clock switching circuit for preventing a glitch, in which a switching operation occurs without a glitch in a process of selecting among two types of clocks.

일반적으로 외부로 부터 로우 스피드 클럭신호와 하이 스피드 클럭신호를 입력받아 그중 하나를 선택하여 프로세서 클럭신호를 출력하게 되는데, 이 선택시에 글리치가 발생되어 오동작 원인이 되었다.In general, a low speed clock signal and a high speed clock signal are input from an external source, and one of them is selected to output a processor clock signal. At this time, a glitch is generated, which causes a malfunction.

본 고안은 이와 같은 점을 감안하여, 로우 스피드 클럭신호와 하이 스피드 클럭신호를 선택할 때 글리치가 발생됨이 없이 그 선택을 정확히 수행할 수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.In view of the above, the present invention is designed to accurately perform the selection without selecting glitches when selecting the low speed clock signal and the high speed clock signal, which will be described in detail with reference to the accompanying drawings. Same as

제1도는 본 고안의 글리치 방지용 클럭스위칭 회로도로서, 이에 도시한 바와 같이 리세트신호()가 디플립플롭(101),(102),(104)의 리세트단자(),(),() 및 낸드게이트(112)의 일측 입력단자에 인가되게 접속하고, 클럭선택신호(CS)가 상기 디플립플롭(101)의 입력단자(D) 및 배타적 노아게이트(105)의 일측 입력단자에 인가되게 접속하며, 시스템 클럭신호(SCK)가 디플립플롭(101),(103)의 클럭단자(CK),(CK)에 인가되게 접속하고, 로우스피드 클럭신호(LCK) 및 하이드 스피드 클럭신호(HCK)가 앤드게이트(109),(110)의 일측 입력단자에 각기 인가되게 접속하고, 상기 디플립플롭(101)의 출력단자(Q)를 디플립플롭(102)의 입력단자(D)에 접속하여, 그의 출력단자()를 상기 배타적 노아게이트(105)의 타측입력단자 및 상기 앤드게이트(109)의 타측 입력단자에 접속함과 아울러 인버터(106)를 통해 상기 앤그게이트(110)의 타측입력단자에 접속하고, 상기 배타적 노아게이트(105)의 출력단자를 상기 디플립플롭(103)의 입력단자(D)에 접속하여, 그의 출력단자(Q)를 상기 디플립플롭(104)의 입력단자(D)에 접속하며, 상기 앤드게이트(109),(110)의 출력단자를 노아게이트(111)의 입력단자에 접속하여, 그의 출력단자를 낸드게이트(113)의 일측입력단자에 접속함과 아울러 인버터(107)를 통해 상기 디플립플롭(104)의 클럭단자(CK)에 접속하고, 그 디플립플롭(104)의 출력단자(Q)를 상기 디플립플롭(102)의 클럭단자(CK)에 접속하고, 출력단자()를 상기 낸드게이트(112),(113)의 타측입력단자에 접속하여, 그 낸드게이트(113)의 출력단자를 클럭출력단자(OUT)에 접속하고, 낸드게이트(112)의 출력단자를 인버터(108)를 통해 상기 디플립플롭(103)의 리세트단자()에 접속하여 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.1 is a glitch-proof clock switching circuit diagram of the present invention, and as shown therein, a reset signal ( Is the reset terminal of the deflip-flop 101, 102, 104 ), ( ), ( ) And a clock selection signal CS are applied to the input terminal D of the flip-flop 101 and the one input terminal of the exclusive NOR gate 105. The system clock signal SCK is connected to the clock terminals CK and CK of the deflip-flops 101 and 103, and the low speed clock signal LCK and the hydro speed clock signal HCK is connected to each of the input terminals of the AND gates 109 and 110 so as to be respectively applied, and the output terminal Q of the flip-flop 101 is connected to the input terminal D of the flip-flop 102. Connected to the output terminal thereof ( ) Is connected to the other input terminal of the exclusive Noah gate 105 and the other input terminal of the end gate 109, and is connected to the other input terminal of the gate 110 through the inverter 106, The output terminal of the exclusive NOR gate 105 is connected to the input terminal D of the flip-flop 103, and the output terminal Q thereof is connected to the input terminal D of the flip-flop 104. The output terminal of the AND gates 109 and 110 is connected to the input terminal of the NOA gate 111, and the output terminal thereof is connected to the one input terminal of the NAND gate 113, and the inverter 107 is connected to the input terminal of the NAND gate 113. Connected to the clock terminal CK of the flip-flop 104, and output terminal Q of the flip-flop 104 to the clock terminal CK of the flip-flop 102. Terminals( ) Is connected to the other input terminal of the NAND gates 112 and 113, the output terminal of the NAND gate 113 is connected to the clock output terminal OUT, and the output terminal of the NAND gate 112 is inverter. The reset terminal of the deflip flop 103 through 108 In the following description, the effects of the present invention configured as described above are described in detail.

저전위의 리세트단자()가 인가되면, 그 리세트단자()에 의해 디플립플롭(101,102,104)이 리세트되어 플립플롭(101)의 출력단자(Q)에는 저전위신호가 출력되고, 플립플롭(102)의 출력단자()에는 고전위 신호가 출력되며, 플립플롭(104)의 출력단자()에는 저전위신호가 출력되고 출력단자(Q)에는 고전위신호가 출력된다.Low potential reset terminal ) Is applied, the reset terminal ( The flip-flop (101, 102, 104) is reset by a), a low potential signal is output to the output terminal (Q) of the flip-flop 101, the output terminal () of the flip-flop (102) The high potential signal is output to the output terminal of the flip-flop 104 ) Is output a low potential signal, and a high potential signal is output to the output terminal (Q).

또한, 상기 저전위의 리세트단자()에 의해 낸드게이트(112)에서 고전위신호가 출력되고, 이 고전위신호는 인버터(108)에서 저전위신호로 반전되어 디플립플롭(103)을 리세트시키므로 그의 출력단자()에 저전위신호가 출력되어 디플립플롭(104)의 입력단자(D)에 인가된다.Further, the low potential reset terminal ( The high potential signal is output from the NAND gate 112, and the high potential signal is inverted into a low potential signal in the inverter 108 to reset the deflip-flop 103. The low potential signal is output to the input terminal D of the flip-flop (104).

그리고, 이때 클럭선택신호(CS)가 로우 스피드 클럭선택인 저전위상태이면, 디플립플롭(101)의 출력단자(Q)에는 계속 저전위 신호가 출력되므로 플립플롭(102)의 출력단자()에는 상기와 같이 계속 고전위 신호가 출력되며, 이에따라 배타적 노아게이트(105)에서 저전위 신호가 출력되어 디플립플롭(103)의 입력단자(D)에 인가되므로 그의 출력단자(Q)에 계속 저전위 신호가 출력되며, 이에따라 디플립플롭(104)의 출력단자(Q), ()에는 상기의 설명에서와 같이 계속 저전위 및 고전위신호가 각기 출력된다.In this case, when the clock selection signal CS is in the low potential state of the low speed clock selection, since the low potential signal is continuously output to the output terminal Q of the flip-flop 101, the output terminal of the flip-flop 102 ( ), The high potential signal is continuously output as described above, and accordingly, the low potential signal is output from the exclusive Noah gate 105 and applied to the input terminal D of the deflip-flop 103, thereby continuing to the output terminal Q thereof. The low potential signal is output, and accordingly, the output terminals Q of the flip-flop 104, ( ), The low potential and high potential signals are respectively output as described above.

따라서, 이때 로우 스피드 클럭신호(LCK)가 선택되어 클럭출력단자(OUT)로 출력된다. 즉, 이때 디플립플롭(102)의 출력단자()에 출력된 고전위신호가 앤드게이트(109)의 일측입력단자에 인가되므로 로우스피드클럭신호(LCK)가 그 앤드게이트(109)를 통해 출력되어 노악이트(111)의 일측입력단자에 인가되고, 상기 출력단자()에 출력된 고전위신호가 인버터(106)에서 저전위신호로 반전되어 앤드게이트(110)의 타측입력단자에 인가되므로 그의 일측입력단자에 인가되는 하기 스피드 클럭신호(HCK)에 상관없이 그 앤드게이트(110)에서 계속 저전위신호가 출력되고, 이에 따라 앤드게이트(109)에서 출력되는 로우 스피드 클럭신호(LCK)가 노아게이트(111)에서 반전된 후 낸드게이트(113)에서 다시 반전되어 클럭출력단자(OUT)로 출력된다.Therefore, at this time, the low speed clock signal LCK is selected and output to the clock output terminal OUT. That is, at this time, the output terminal of the flip-flop (102) Since the high potential signal outputted at the N-th output signal is applied to one input terminal of the AND gate 109, the low speed clock signal LCK is output through the AND gate 109 to be applied to one input terminal of the nokite 111. The output terminal ( ), The high potential signal outputted by the inverter is inverted into a low potential signal by the inverter 106 and applied to the other input terminal of the AND gate 110, regardless of the following speed clock signal HCK applied to the one input terminal thereof. The low potential signal is continuously output from the gate 110, and thus the low speed clock signal LCK output from the AND gate 109 is inverted at the NOR gate 111 and then inverted again at the NAND gate 113 to be clocked. It is output to the output terminal (OUT).

이와 같은 상태에서 클러선택신호(CS)가 하이 스피드 클럭선택인 고전위상태로 되며, 시스템 클럭신호(SCK)에 동기를 맞춰 디플립플롭(101)의 출력단자(Q)에 고전위신호가 출력되어 디플립플롭(102)의 입력단자(D)에 인가되고, 또한, 이때 상기와 같이 디플립플롭(102)의 출력단자()에 출력되고 있는 고전위 신호 및 고전위의 클럭선택신호(CS)에 의해 배타적 노아게이트(105)에서 고전위신호가 출력되어 디플립플롭(103)의 입력다자(D)에 인가되며, 이에따라 디플립플롭(103)의 출력단자(Q)에 고전위신호가 출력되어 디플립플롭(104)의 입력단자(D)에 인가된다.In such a state, the clock selection signal CS becomes the high potential state of the high speed clock selection, and the high potential signal is output to the output terminal Q of the deflip-flop 101 in synchronization with the system clock signal SCK. Is applied to the input terminal D of the flip-flop 102, and at this time, the output terminal of the flip-flop 102 The high potential signal is output from the exclusive NOR gate 105 by the high potential signal and the clock selection signal CS of the high potential, and is applied to the input terminal D of the flip-flop 103. The high potential signal is output to the output terminal Q of the flip-flop 103 and applied to the input terminal D of the flip-flop 104.

따라서, 이때 노아게이트(111)에서 출력되어 인버터(107)에서 반전되는 신호가 고전위로 될 때 디플립플롭(104)의 출렬단자(Q)에 고전위신호가 출력되고, 출력단자()에 저전위신호가 출력된다. 이와 같이 디플립플롭(104)의 출력단자(Q)에 출력된 고전위신호가 디플립플롭(102)의 클럭단자(CK)에 인가되므로 이때 그의 출력단자()에 저전위 신호가 출력된다. 이 저전위신호가 앤드게이트(109)의 타측 입력단자에 인가되므로 그의 일측입력단자에 인가되는 로우 스피드 클럭신호(LCK)에 상관없이 그 앤드게이트(109)에서 저전위신호가 출력되고, 또한 상기 출력단자()에 출력된 저전위신호가 인버터(106)에서 고전위신호로 반전되어 앤드게트(110)의 타측입력단자에 인가되므로 하이 스피드 클럭신호(HCK)가 그 앤드게이트(110)를 통한 후 노아게이트(111)에서 반전되어 낸드게이트(113)의 일측입력단자에 인가된다.Therefore, at this time, when the signal output from the NOA gate 111 and inverted by the inverter 107 becomes high potential, a high potential signal is output to the output terminal Q of the flip-flop 104 and an output terminal ( A low potential signal is output to As such, the high potential signal output to the output terminal Q of the flip-flop 104 is applied to the clock terminal CK of the flip-flop 102 so that its output terminal ( ), A low potential signal is output. Since the low potential signal is applied to the other input terminal of the AND gate 109, the low potential signal is output from the AND gate 109 regardless of the low speed clock signal LCK applied to the one input terminal thereof. Output terminal The low-potential signal outputted at C) is inverted into a high-potential signal at the inverter 106 and applied to the other input terminal of the end gate 110, so that the high speed clock signal HCK is passed through the end gate 110 and then the no-gate. Inverted at 111 is applied to one input terminal of the NAND gate 113.

이때, 노아게이트(111)에서는 제2도에 도시한 바와 같은 "A"파형이 출력되게 되나, 디플립플롭(104)의 출력단자()에 저전위신호가 출력되고 있으므로 낸드게이트(113)에서는 노아게이트(111)의 출력신호에 상관없이 고전위신호가 출력되는 상태를 유지하여 글리치가 발생하지 않게된다.At this time, the "A" waveform as shown in FIG. 2 is output from the noble gate 111, but the output terminal of the flip-flop 104 ( Since the low potential signal is outputted to the NAND gate 113, the high potential signal is maintained regardless of the output signal of the NOA gate 111 so that the glitch does not occur.

또한, 상기 디플립플롭(104)의 출력단자()에 출력된 저전위신호에 의해 낸드게이트(112)에서 고전위신호가 출력되고, 이 고전위신호는 인버터(108)에서 저전위신호로 반전되어 디플립플롭(103)을 리세트시키므로 그의 출력단자(Q)에 저전위신호가 출력되고, 또한 상기 디플립플롭(102)의 출력단자()에 출력되는 저전위신호 및 고전위 클럭선택신호(CS)에 의해 배타적 노아게이트(105)에서 저전위신호가 출력되어 디플립플롭(102)의 입력단자(D)에 인가되므로 그의 출력단자(Q)에는 계속 저전위신호가 출력된다. 따라서, 노아게이트(111)에서 출력되어 인버터(107)에서 반전되는 신호가 고전위로 될때 디플립플롭(104)의 출력단자(Q)에 저전위신호가 출력되고, 출력단자()에 고전위신호가 출력되어 그 상태를 유지하게 되고, 이때 비로소 노아게이트(111)에서 반전되어 출력되는 하이 스피드 클럭신호(HCK)가 낸드게이트(113)에서 다시 반전되어 클럭출력단자(OUT)로 출력된다.In addition, the output terminal of the flip-flop (104) The high potential signal is output from the NAND gate 112 by the low potential signal outputted to the NAND gate 112, and the high potential signal is inverted into a low potential signal in the inverter 108 to reset the deflip-flop 103. The low potential signal is output to the terminal Q, and the output terminal of the flip-flop 102 The low potential signal is output from the exclusive NOR gate 105 by the low potential signal and the high potential clock selection signal CS, which are output to the input terminal D of the flip-flop 102. The low potential signal is continuously output to Q). Therefore, when the signal output from the NOA gate 111 and inverted in the inverter 107 becomes high potential, a low potential signal is output to the output terminal Q of the flip-flop 104 and the output terminal ( A high potential signal is outputted to maintain the state, and at this time, the high speed clock signal HCK, which is inverted and output from the NOR gate 111, is inverted again in the NAND gate 113 to output the clock output terminal OUT. Is output.

이상에서 상세히 설명한 바와같이 본 고안은 로우 스피드 클럭신호와 하이 스피드 클럭신호 선택시에 클럭출력단자에 글리치가 발생되는것을 방지하게 되므로 그 클럭신호 선택을 정확히 수행할 수 있음과 아울러 오동작을 방지할 수 있는 효과가 있다.As described in detail above, the present invention prevents glitches from being generated at the clock output terminal when the low speed clock signal and the high speed clock signal are selected, thereby accurately performing the clock signal selection and preventing malfunction. It has an effect.

Claims (1)

리세트신호()가 디플립플롭(101,102,104)의 리세트단자() 및 낸드게이트(112)의 일측입력단자에 인가되게 접속하고, 시스템 클럭신호(SCK)가 상기 디플립플롭(101,103)의 클럭단자(CK)에 인가되게 접속하며, 로우, 하이 스피드 클럭신호(LCK), (HCK)가 앤드게이트(109),(110)의 일측입력단자에 각기 인가되게 접속함과 아울러 클럭 선택신(CS)가 상기 디플립플롭(101)의 입력단자(D) 및 배타적 노아게이트(105)의 일측입력단자에 인가되게 접속하고, 상기 디플립플롭(101),(104)의 출력단자(Q)(Q)를 상기 디플립플롭(102)이 입력단자(D) 및 클럭단자(CK)에 각기 접속하여, 그의 출력단자()를 상기 배타적 노아게이트(105) 및 앤드게이트(109)의 타측입력단자에 접속함과 아울러 인버터(106)를 통해 상기 앤드게이트(110)의 타측 입력단자에 접속하고, 상기 배타적 노아게이트(105)의 출력단자를 상기 디플립플롭(103)의 입력단자(D)에 접속하여, 그의 출력단자(Q)를 상기 디플립플롭(104)의 입력단자(D)에 접속하여, 상기 앤드게이트(109),(110)의 출력단자를 노아게이트(111)를 통해 낸드게이트(113)의 입측입력단자에 접속함과 아울러 인버터(107)를 다시 통해 상기 디플립플롭(104)의 클럭단자(CK)에 접속하여, 그의출력단자()를 상기 낸드게이트(112),(113)의 타측입력단자에 접속하고, 상기 낸드게이트(112)의 출력단자를 인버터(108)를 통해 상기 디플립플롭(103)의 리세트단자()에 접속하고, 상기 낸드게이트(113)의 출력단자를 클럭출력단자(OUT)에 접속하여 구성된것을 특징으로 하는 글리치 방지용 클럭스위칭 회로.Reset signal ( Is the reset terminal of the deflip-flops (101, 102, 104) ) And one side of the NAND gate 112 are connected to the input terminal, the system clock signal (SCK) is applied to the clock terminal (CK) of the flip-flop (101, 103), low, high-speed clock signal ( LCK) and (HCK) are connected to one input terminal of the AND gates 109 and 110, respectively, and the clock selection signal CS is connected to the input terminal D of the deflip-flop 101 and exclusively. And connected to one input terminal of the noah gate 105, and the output terminal Q and the Q of the deflip-flop 101 and 104 are connected to the input terminal D and It is connected to the clock terminal CK, respectively, and its output terminal ( ) Is connected to the other input terminal of the exclusive noble gate 105 and the end gate 109, and is connected to the other input terminal of the end gate 110 through the inverter 106, and the exclusive noble gate 105 ) Is connected to the input terminal (D) of the flip-flop 103, and its output terminal (Q) is connected to the input terminal (D) of the flip-flop (104). 109 and 110, the output terminal of the deflip-flop 104 is connected to the input terminal of the NAND gate 113 through the NOA gate 111 and the inverter 107 again. ), And its output terminal ( ) Is connected to the other input terminal of the NAND gates 112 and 113, and the output terminal of the NAND gate 112 is connected to the reset terminal of the deflip-flop 103 through the inverter 108. And an output terminal of the NAND gate 113 is connected to a clock output terminal (OUT).
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