KR940001028Y1

KR940001028Y1 - Cash memory clock control circuit

Info

Publication number: KR940001028Y1
Application number: KR2019880014165U
Authority: KR
Inventors: 김연철
Original assignee: 주식회사 금성사; 최근선
Priority date: 1988-08-30
Filing date: 1988-08-30
Publication date: 1994-02-25
Also published as: KR900005836U

Abstract

내용 없음.No content.

Description

Cache memory clock control circuit

제1도는 본 고안의 캐쉬 메모리 클럭 제어 회로도.1 is a cache memory clock control circuit diagram of the present invention.

제2도는 제1도에 있어서의 타이밍도.2 is a timing diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : D플립플롭 2 : 노아게이트1: D flip flop 2: Noah gate

3 : 앤드게이트 4,5,7,8,9 : 낸드게이트3: AND gate 4,5,7,8,9: NAND gate

6 : 지연 소자6: delay element

본 고안은 캐쉬 메모리에 관한 것으로 특히 CPU(중앙처리장치) 및 캐쉬 메모리의 상태에 따라 각기 다른 캐쉬 클럭을 발생하여 각가의 오퍼레이션 싸이클(operation cycle)을 수행하기에 적당하도록 한 클럭 제어 회로에 관한 것이다.The present invention relates to a cache memory, and more particularly to a clock control circuit for generating a different cache clock according to the state of the CPU (Central Processing Unit) and the cache memory to be suitable for performing each operation cycle (operation cycle). .

종래에는 캐쉬 메모리에의 각 싸이클을 제어하는 신호를 발생시키는 회로들이 각각 필요하여 전체적으로 시스템의 구성이 매우 복잡하였으며, 각 제어 신호를 전달하기 위한 콘트롤 라인과 각 싸이클을 제어하는 하드웨어가 필요하며, 캐쉬 메모리의 구성이 복잡해지는 문제점이 있었다.Conventionally, since the circuits for generating signals for controlling each cycle to the cache memory are required, the overall configuration of the system is very complicated. A control line for transmitting each control signal and hardware for controlling each cycle are needed. There is a problem that the configuration of the memory is complicated.

본 고안은 각 오퍼레이션 싸이클을 제어하여 상기한 문제점을 해결하고자 한 것으로서, 첨부한 도면을 참조하여 그의 기술내용을 설명하면 다음과 같다.The present invention is to solve the above problems by controlling each operation cycle, the technical details thereof with reference to the accompanying drawings as follows.

첨부도면 제1도는 본 고안에 따른 캐쉬 메모리 클럭 제어 회로도로서, 시스템 내의 CPU와 FIFO버퍼(도면에 나타나지 않음)의 CPUREQ＋00(Request) 신호와 FEMPTY＋00(FIFO 버퍼 데이터 없음) 신호는 D플립프롬(1)의 리세트단(R)과 세트단(S) 및 노아게이트(2)의 각 입력단에 각각 인가되도록 되고, D플립플롭(1)의 반전출력단(Q)과 노아게이트(2)의 출력단은 앤드게이트(3)를 통해 낸드게이트(4)의 일입력단에 연결되며, 상기 FIFO0 버퍼로부터의 CYREAD＋00(정상 FIFO 상태)신호가 타입력단으로 인가되는 상기 낸드게이트(4)의 출력단은 낸드게이트(5)의 일입력단에 연결되고, 낸드게이트(5)의 출력단은 상기 낸드게이트(4)의 또다른 입력단과 지연소자(6)의 입력단에 연결되며, 지연소자(6)의 출력단은 FIFO 버퍼로부터의 CYFIFO-00(FIFO 싸이클 오퍼레이션 진행상태) 신호와 CYFIFO＋00 신호가 각각 인가되는 낸드게이트(7)(8)의 타입력단에 각각 연결되고, 낸드게이트 (7)(8)는 낸드게이트(9)를 통해 상기 낸드게이트(5)의 타입력단에 연결되어 구성된다.1 is a schematic diagram of a cache memory clock control circuit according to the present invention, in which a CPUREQ + 00 (Request) signal and a FEMPTY + 00 (no FIFO buffer data) signal of a CPU and a FIFO buffer (not shown) in the system are D flip prompts (1). Are applied to each of the input stages of the reset stage R, the set stage S, and the noar gate 2, and the inverted output stage Q of the D flip-flop 1 and the output terminals of the noar gate 2 are The output terminal of the NAND gate 4, which is connected to one input terminal of the NAND gate 4 through the gate 3 and to which a CYREAD + 00 (normal FIFO state) signal from the FIFO0 buffer is applied as a type force terminal, is the NAND gate 5 One end of the NAND gate 5 is connected to another input end of the NAND gate 4 and an input end of the delay element 6, and the output end of the delay element 6 is a CYFIFO from the FIFO buffer. -00 (FIFO cycle operation progress) signal and CYFIFO + 00 signal Are respectively connected to the type force terminals of the NAND gates 7 and 8 to which each is applied, and the NAND gates 7 and 8 are connected to the type force terminals of the NAND gate 5 through the NAND gate 9. .

상기한 바와 같이 구성된 본 고안의 동작은 다음과 같다.The operation of the present invention configured as described above is as follows.

본 고안의 최종 출력 즉 캐쉬 메모리 제어 클럭은 낸드게이트(5)로부터 출력되며, 이는 캐쉬 메모리의 동작상태 즉 아이들(Idle) 상태나 CPU 서비스 싸이클, 또는 FIFO 싸이클 중 어떤 오퍼레이션을 수행하는냐에 따라 결정된다.The final output of the present invention, that is, the cache memory control clock, is output from the NAND gate 5, which is determined by the operation state of the cache memory, i.e., an idle state, a CPU service cycle, or an FIFO cycle. .

먼저 아이들 상태를 살펴보면, 이 상태에서는 CPU의 사용요구가 없으므로 CPUREQ＋00 신호는 로우이며, FIFO 싸이클이 수행되지 않으므로 FEMPTY-00 신호도 로우이다.Looking at the idle state first, in this state, the CPUREQ + 00 signal is low because there is no CPU demand, and the FEMPTY-00 signal is low because no FIFO cycle is performed.

따라서 클럭(CLK)이 인가될때 D플립프롭(1)의 반전출력은 '1'이 되어 앤드게이트(3)를 통한 FEMPYT＋01 신호는 첨부도면 제2도에서와 같이 '1'의 상태가 되어 낸드게이트(4)에 입력되며, 이때 낸드게이트(4)에 입력되는 CYREAD＋00 신호와 본 고안의 최종 출력 CLOCK＋00 신호는 하이 상태이므로 낸드게이트(4)의 출력 CLOCK＋OA은 제2도에서와 같이 로우 상태로 되어 낸드게이트(5)에 입력되어 최종 출력 CLOCK＋00는 하이상태를 유지하게 된다.Therefore, when the clock CLK is applied, the inverted output of the D flip-flop 1 becomes '1' and the FEMPYT + 01 signal through the AND gate 3 becomes '1' as shown in FIG. The CYREAD + 00 signal input to the NAND gate 4 and the final output CLOCK + 00 signal of the present invention are high, and the output CLOCK + OA of the NAND gate 4 is low as shown in FIG. Inputted to the gate 5, the final output CLOCK + 00 remains high.

이 상태에서 캐쉬 메모리는 어떠한 동작도 수행하지 않는다.In this state, the cache memory does not perform any operation.

다음 CPU 써비스 싸이클에서는 CPUREQ＋00 신호가 '1'이 되고, FEMPTY＋00이 '0'의 상태로서 D플립플롭(1)은 세트되어 그의 반전 출력이 로우가 되므로 앤드게이트(3)의 출력 FEMPTY＋01 신호는 로우 상태로 되어 낸드게이트(4)에 인가된다.In the next CPU service cycle, the CPUREQ + 00 signal is set to '1', the FEMPTY + 00 is set to '0', and the D flip-flop (1) is set and its inverted output becomes low, so the output FEMPTY + 01 signal of the AND gate 3 is low. Is applied to the NAND gate 4.

따라서 낸드게이트(4)의 출력 CLOCK＋OA은 하이가 되며, 이 출력 신호는 낸드게이트(5)에 인가되는데, 이때 CLOCK＋00 신호가 하이이고, CYFIFO-00 신호는 하이, CYFIFO＋00신호는 로우 상태이므로 낸드게이트(7)의 출력은 로우가 되며, 낸드게이트(8)의 출력은 하이가 된다.Therefore, the output CLOCK + OA of the NAND gate 4 becomes high, and this output signal is applied to the NAND gate 5, where the CLOCK + 00 signal is high, the CYFIFO-00 signal is high, and the CYFIFO + 00 signal is low, so the NAND gate ( The output of 7) goes low, and the output of the NAND gate 8 goes high.

따라서 낸드게이트(9)의 출력 CKDLY＋OB은 하이로 되어 상기 낸드게이트(5)에 인가되므로 낸드게이트(5)의 출력 CLOCK＋00은 로우가 되며, 이 상태에서 캐쉬 메모리는 CPU 서비스 싸이클을 수행한다.Therefore, the output CKDLY + OB of the NAND gate 9 becomes high and is applied to the NAND gate 5 so that the output CLOCK + 00 of the NAND gate 5 goes low, and the cache memory performs a CPU service cycle in this state.

이 로우 상태의 CLOCK＋00 신호는 지연소자(6)에 의해 지연된 후 낸드게이트(7)(8)에 인가되어 낸드게이트(7)(8)의 출력은 모두 하이가 되므로 낸드게이트(9)의 출력이 로우로 되어 지연소자(6)에 의한 지연시간 동 CPU 서비스 싸이클을 수행한 후 다시 아이들 상태로 된다. FIFO 싸이클이란 캐쉬 메모리 내의 FIFO 버퍼에 있는 데이터가 메인 메모리의 데이터와 일치되도록 시스템 버스상의 데이터를 자신의 데이타와 비교하여 데이타를 교체하는 작업을 말하며, 이때 FIFO버퍼 램의 어드레스와 데이타를 읽어 자신의 디렉터리(Directory)와 데이터 버퍼내의 데이타와 비교한 후 라이트를 결정하게 된다.The low CLOCK + 00 signal is delayed by the delay element 6 and then applied to the NAND gates 7 and 8 so that the outputs of the NAND gates 7 and 8 are all high, so that the output of the NAND gate 9 After the CPU service cycle is performed during the delay time by the delay element 6, the signal returns to the idle state. The FIFO cycle refers to the operation of replacing data by comparing the data on the system bus with its own data so that the data in the FIFO buffer in the cache memory matches the data in the main memory, and reads the address and data of the FIFO buffer RAM. The writes are determined after comparing the data in the directory and data buffer.

따라서 FIFO 싸이클은 리드 싸이클만 발생하거나 리드와 라이트 싸이클이 함께 발생할 수도 있다.Therefore, the FIFO cycle may occur only in the lead cycle or in combination with the lead and the write cycle.

먼저 리드/라이드 싸이클을 살펴보면 이 상태에서 CPUREQ＋00신호는 로우가 되고 FEMPTY-00 신호는 하이가 되어 FEMPTY＋01 신호는 로우가 되므로 낸드게이트(4)의 출력 CLOCK＋OA 신호는 하이 상태로 낸드게이트(5)에 인가된다.First, in the read / ride cycle, the CPUREQ + 00 signal goes low, the FEMPTY-00 signal goes high, and the FEMPTY + 01 signal goes low. Therefore, the output CLOCK + OA signal of the NAND gate 4 is applied to the NAND gate 5 in the high state. do.

이때 아이들 상태에서 CKDLY＋OB 신호는 하이 상태이므로 낸드게이트(5)의 출력 CLOCK＋00 신호는 로우가 된다. 이 신호는 지연소자(6)에 의해 그의 지연(=60[ns])이 지난후 낸드게이트(7)(8)에 인가되므로 이 지연 시간후 CKDLY＋OB 신호는 로우 상태로 CLOCK＋00 신호는 하이로 되며, 다시 지연소자(6)의 지연시간후에 CLOCK＋00 신호는 로우로 되어 FIFO 라이트 상태에 있게 된다.At this time, since the CKDLY + OB signal is high in the idle state, the output CLOCK + 00 signal of the NAND gate 5 becomes low. This signal is applied to the NAND gate 7 (8) after its delay (= 60 [ns]) has passed by the delay element 6, so after this delay time the CKDLY + OB signal is low and the CLOCK + 00 signal is high. After the delay time of the delay element 6 again, the CLOCK + 00 signal goes low and remains in the FIFO write state.

이후 캐쉬 메모리 제어 클럭(CLOCK＋00)은 두 번 더 하이와 로우로 상태를 바꾸게 되며 120[ns]의 라이트제어 신호 발생후 다시 아이들 상태로 되어 리드/라이트 싸이클의 총 주기는 300[ns]가 된다.After that, the cache memory control clock (CLOCK + 00) is changed to the high and low state two more times. After the light control signal of 120 [ns] is generated, the cache memory control clock (CLOCK + 00) is idle again, and the total period of the read / write cycle is 300 [ns].

FIFO 리드 싸이클에서는 리드/라이드 싸이클에서와 같이 동작하며 리드 동작 후 라이트 동작없이 바로 아이들 상태로 된다.In the FIFO lead cycle, it operates as in the lead / ride cycle and immediately goes idle without a write operation after the read operation.

상기한 바와같이 본 고안은 캐쉬 메모리의 각 동작 상태에 따른 제어 클럭을 발생하여 시스템 구성을 보다 간단히 하며 캐쉬 메모리의 데이터 처리를 신속히 할 수 있게 되어 전체 시스템의 효율을 증대시키는 효과를 갖게 된다.As described above, the present invention generates a control clock for each operating state of the cache memory to simplify the system configuration and to quickly process data of the cache memory, thereby increasing the efficiency of the entire system.

Claims

In a computer system including a cache memory including a FIFO buffer, a central processing unit (CPU), etc., a D flip-flop (1) and a nogate (2) to which a CPUREQ + 00 signal and a FEMPTY + 00 signal from the FIFO and the CPU buffer are applied. Is connected to the NAND gate 4 through the AND gate 3, the NAND gate 4 is connected to the NAND gate 5, the type force terminal of the NAND gate 5 is the output of the god and the delay element (6) The CYFIFO + 00 signal and the CYFIFO-00 signal are applied through the applied NAND gates (7, 8, 9), and the cache memory control clock CLOCK + 00 is outputted from the output terminal thereof to the idle state of the cache memory and the CPU service cycle and the FIFO cycle. And a cache memory clock control circuit configured to obtain a control clock.