KR880001478Y1 - Noise elimination circuit for logic circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.
제 2 도는 제 1 도의 실시예인 타이밍차트.2 is a timing chart of the embodiment of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
FF1, FF2: D플립플롭 A, B, C : 잡음신호FF 1 , FF 2 : D flip-flop A, B, C: noise signal
1 : 입력신호단자 2 : 클럭신호단자1: Input signal terminal 2: Clock signal terminal
3 : 플립플롭(FF1)의 출력신호단자 4 : 플립플롭(FF2)의 출력신호단자3: Output signal terminal of flip flop (FF 1 ) 4: Output signal terminal of flip flop (FF 2 )
1a : 입력신호 2a : 클럭신호1a: input signal 2a: clock signal
3a : 플립플롭(FF1)의 출력신호 4a : 플립플롭(FF2)의 출력신호3a: output signal of flip-flop FF 1 4a: output signal of flip-flop FF 2
본 고안은 각종 전자회로에서 에러(error)의 요인이 되는 잡음 및 채터링(chattering) 현상을 제거하는 잡음 방지회로에 관한 것이다.The present invention relates to a noise prevention circuit that eliminates noise and chattering, which cause errors in various electronic circuits.
종래의 모든 잡음이나 채터링 현상은 적분회로를 사용하여 이를 보안하였으나, 적분회로에 사용되는 저항이나 콘덴서는 허용 용량 오차 범위가 크기 때문에 큰 효과를 올리지 못했고, 또한 외부의 온도 변화에 따라 신호폭이 변화하므로 에라에 원인이 되어 접점 전자회로가 로직화 되는 정밀 제어장치 회로의 큰 문제점을 내재하고 있었다.All conventional noises and chattering phenomena have been secured by using an integrated circuit, but the resistors and capacitors used in the integrated circuit have no significant effect due to the large allowable capacitance error range. As a result of the change, it has caused a big problem of the precision control circuit that causes the contact electronic circuit to be logic.
따라서 본 고안의 목적은 상술된 바와 같은 문제점을 해소할 수 있는 개량된 잡음 방지회로를 제공하는데 있으며, 그 실시예로는 2개의 플립플롭에 난드게이트와 오어게이트 및 인버터를 사용하여 플립플롭의 입력단자에 입력신호에 클럭펄스 신호를 실어 에러에 요인이 되는 잡음 및 채터링 현상 제거하는 바, 이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.Accordingly, an object of the present invention is to provide an improved noise suppression circuit that can solve the problems as described above. In an embodiment, an input of a flip flop using an nand gate, an or gate and an inverter on two flip flops is used. A clock pulse signal is applied to an input signal at a terminal to remove noise and chattering phenomena that cause errors.
도시한 바와 같이 플리플롭(FF1)의 단자(D)와 연결된 입력 신호단자(1)에 난드게이트(NAND)와 오어게이트(OR)의 입력단자 일단을 연결하고, 플립플롭(FF1) (FF2)의 클럭단자(CK) 사이에 인버터(I)를 연결하여 클럭신호 단자(2)에 연결하며, 플립플롭(FF1)의 출력단자(Q)는 다음단 플립플롭(FF2)의 입력단자(D)에 연결하되, 그 출력단자(Q)는 플립플롭(FF2)의 출력신호 단자(4) 및 난드게이트(NAND)와 오어게이트(OR) 입력 단자의 타단에 연결하고, 그 출력은 플립플롭(FF1)의 단자(S)(R)에 연결하여 구성한다.Showing a replicon-flop connected to the input end of the NAND gate (NAND) and OR gate (OR) to the input signal terminals (1) connected to the terminal (D) of (FF 1) as described, and the flip-flop (FF 1) ( Inverter I is connected between the clock terminal CK of FF 2 ) to the clock signal terminal 2, and the output terminal Q of the flip-flop FF 1 is connected to the next flip-flop FF 2 . The output terminal Q is connected to the output signal terminal 4 of the flip-flop FF 2 and the other ends of the NAND gate and OR gate input terminals. The output is configured by connecting to the terminal S (R) of the flip-flop (FF 1 ).
이와 같이 구성된 본 고안의 작동효과를 설명하면 다음과 같다.Referring to the operation effect of the present invention configured as described above are as follows.
입력 신호단자(1)에 제 2 도의 입력신호(1a)인 잡음이나 채터링이 실린 펄스신호(A)(B)(C)가 공급되면 그 플립플롭(FF2)의 출력신호 단자(4)에는 잡음이나 채터링이 제거된 출력신호(4a)가 나타난다.When the pulse signal (A) (B) (C) in which noise or chattering, which is the input signal (1a) of FIG. 2, is supplied to the input signal terminal (1), the output signal terminal (4) of the flip-flop (FF 2 ) Shows an output signal 4a from which noise or chattering has been removed.
그럼 입력신호 단자(1)에 입력신호(1a)인 펄스신호(A)가 공급될 때의 관계를 알아보면, D플립플롭의 특성은 입력(S)(R)(D)이 하이 이고, 클럭입력(CK)이 상승(↑)할 때 출력(Q)는 하이이며, 같은 조건에서 입력(D)이 로우일때만 출력(Q)은 로우로 나타나는 출력특성을 갖는 소자로써 난드게이트(NAND)의 일단에 펄스 신호(A)가 들어가면 타단은 초기에 로우상태이므로 그 출력은 하이신호가 나타나며 또, 오어게이트(OR)의 일단에 펄스신호(A)가 들어가면 타단에 관계없이 그 출력은 하이신호로 플립플롭(FF1)의 단자(S)(R)에 입력되고, 클럭단자(CK)에 클럭신호(2a)가 입력되면 플립플롭(FF1) 출력단자(Q)에는 플립플롭(FF1) 출력신호(3a)인 펄스신호(Aa)가 나타난다.Then, when the relationship between the pulse signal A, which is the input signal 1a, is supplied to the input signal terminal 1, the characteristic of the D flip-flop is that the input S (R) (D) is high and the clock The output Q is high when the input CK rises ↑ and the output Q is low only when the input D is low under the same conditions. If the pulse signal A enters once, the other end is initially low, so the output is high.If the pulse signal A enters one end of the OR gate, the output is high regardless of the other end. When the clock signal 2a is input to the terminal S of the flip-flop FF 1 and the clock signal CK is input to the flip-flop FF 1 output terminal Q, the flip-flop FF 1 is applied. The pulse signal Aa, which is the output signal 3a, appears.
이 펄스신호(Aa)는 다시 플립플롭(FF2)의 입력단자(D)에 입력되고 클럭단자(CK)에는 펄스신호(A)가 인버터(I)를 통하여 반전하므로 그 출력단자(D)의 출력신호(4a)는 로우로 나타난다. 그러므로 잡음이나 채터링이 실린 펄스신호(A)는 제거된다.The pulse signal Aa is again input to the input terminal D of the flip-flop FF 2 , and the pulse signal A is inverted through the inverter I at the clock terminal CK, so that the output terminal D The output signal 4a is shown low. Therefore, the pulse signal A containing noise or chattering is eliminated.
다음으로 입력신호(1a)의 펄스신호(B)인 경우는 펄스폭이 좁기 때문에 순간적으로 난드게이트(NAND)와 오어게이트(OR)의 출력은 하이가 될뿐 그 플립플롭(FF2)의 출력신호(4a)는 상기와 같은 로우신호로 잡음이 제거된다.Next, in the case of the pulse signal B of the input signal 1a, since the pulse width is narrow, the outputs of the NAND gate and the OR gate OR become high immediately, but the output of the flip-flop FF 2 is high. The signal 4a is canceled by the low signal as described above.
또한 입력신호(1a)가 일정시간 이상으로 연속하여 하이신호가 들어오고 동시에 클럭신호가 인가되면 난드게이트(NAND)와 오어게이트(OR)의 출력은 하이 신호를 플립플롭(FF1)의 단자(S)(R)에 공급되고, 클럭단자(CK)의 펄스가 상승(↑)할 때부터 그 출력단자(D)의 출력은 하이로 되어 플립플롭(FF2)이 단자(D)에 공급되고 클럭단자(CK)는 주기적으로 하이, 로우신호로 변화하면서 일단 로우상태로 유지해 인버터(I)에 인입될때 출력은 하이로 되면서 플립플롭(FF2)의 클럭단자(CK)가 하이로 되어 그 출력단자(D)는 하이로 된다.In addition, when the input signal 1a is continuously input the high signal for a predetermined time or more and the clock signal is applied at the same time, the outputs of the NAND gate and the OR gate OR cause the high signal to move to the terminal of the flip-flop FF 1 . S (R) is supplied, the output of the output terminal D becomes high from the time when the pulse of the clock terminal CK rises (↑), and the flip-flop FF 2 is supplied to the terminal D. The clock terminal CK is periodically changed to a high and low signal, and is kept low once. When the clock terminal CK is input to the inverter I, the output becomes high and the clock terminal CK of the flip-flop FF 2 becomes high. The terminal D goes high.
이때 플립플롭(FF2)의 출력신호 단자(4)의 하이신호는 피이드백 되어 난드게이트(NAND) 일단의 입력단자에 입력되어 그 출력은 로우신호로 유지되나 플립플롭(FF1)의 단자(S)는 초기에 하이로 홀딩되어 있으므로 플립플롭(FF1) (FF2)의 출력단자(D)는 항상 하이로 된다At this time, the high signal of the output signal terminal 4 of the flip-flop FF 2 is fed back to the input terminal of the NAND gate NAND, and its output is maintained as a low signal, but the terminal of the flip-flop FF 1 Since S) is initially held high, the output terminal D of the flip-flop FF 1 (FF 2 ) is always high.
또한 연속적으로 들어오던 입력신호(1a)가 순간적으로 펄스신호(C)와 같은 채터링이 입력되면 오어게이트(OR)의 출력은 로우로 되고 난드게이트(NAND)의 출력은 하이로 되어 플립플롭(FF1)의 단자(S)(R)에 공급될 때 그 출력은 일단 로우로 한다.In addition, when the input signal 1a that is continuously input is instantaneously inputted with the same chattering as the pulse signal C, the output of the OR gate becomes low, and the output of the NAND gate becomes high, so that the flip-flop ( When supplied to terminal S (R) of FF 1 ), its output is once low.
그러나 플립플롭(FF1) 출력신호 단자(3)의 펄스신호(C) 폭이 클럭신호(2a)의 주기폭 보다 짧게 때문에 소멸되고 플립플롭(FF1)의 출력이 처음 상태대로 복귀하면서 플립플롭(FF2)의 출력은 하이로 유지한다. 그러므로 채터링이나 잡음에 대한 펄스신호(A)(B)(C)는 제거되고 필요시 입력 신호만이 출력이 나타난다.However, since the width of the pulse signal C of the flip-flop FF 1 output signal terminal 3 is shorter than the period width of the clock signal 2a, it is extinguished and the output of the flip-flop FF 1 returns to the initial state. The output of (FF 2 ) remains high. Therefore, the pulse signals (A) (B) (C) for chattering or noise are eliminated and only the input signal is output when needed.
이상에서와 같이 본 고안은 각종 전자장치에서 발생하는 잡음이나 채터링 현상을 광범위하게 제거할 수 있으며, 제거되는 신호폭이 클 경우에도 클럭주파수 및 플립플롭의 단수를 자유로이 구성할 수 있으므로 로직회로에 문제되는 에라를 초기에 방지하므로 정밀한 제어장치에 신회로를 높이는 효과가 있다.As described above, the present invention can widely remove noise or chattering phenomena generated in various electronic devices, and even if the signal width to be removed is large, the frequency of the clock frequency and the flip-flop can be freely configured so that the logic circuit This prevents troubles at an early stage, which increases the efficiency of new circuits in precise control devices.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850012520U KR880001478Y1 (en) | 1985-09-26 | 1985-09-26 | Noise elimination circuit for logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019850012520U KR880001478Y1 (en) | 1985-09-26 | 1985-09-26 | Noise elimination circuit for logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870005950U KR870005950U (en) | 1987-04-25 |
| KR880001478Y1 true KR880001478Y1 (en) | 1988-04-21 |
Family
ID=19245552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019850012520U KR880001478Y1 (en) | 1985-09-26 | 1985-09-26 | Noise elimination circuit for logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR880001478Y1 (en) |
-
1985
- 1985-09-26 KR KR2019850012520U patent/KR880001478Y1/en not_active IP Right Cessation
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|---|---|
| KR870005950U (en) | 1987-04-25 |
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