KR950001439Y1 - R-s flip flop - Google Patents

R-s flip flop Download PDF

Info

Publication number
KR950001439Y1
KR950001439Y1 KR92017472U KR920017472U KR950001439Y1 KR 950001439 Y1 KR950001439 Y1 KR 950001439Y1 KR 92017472 U KR92017472 U KR 92017472U KR 920017472 U KR920017472 U KR 920017472U KR 950001439 Y1 KR950001439 Y1 KR 950001439Y1
Authority
KR
South Korea
Prior art keywords
value
signal
logic level
gate
output
Prior art date
Application number
KR92017472U
Other languages
Korean (ko)
Other versions
KR940008800U (en
Inventor
조성기
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR92017472U priority Critical patent/KR950001439Y1/en
Publication of KR940008800U publication Critical patent/KR940008800U/en
Application granted granted Critical
Publication of KR950001439Y1 publication Critical patent/KR950001439Y1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits

Abstract

내용 없음.No content.

Description

R-S 플립플롭R-S flip-flop

제1도는 종래 R-S 플립플롭의 회로 구성도.1 is a circuit diagram of a conventional R-S flip-flop.

제2도는 제1도에 있어서, R-S 플립플롭의 출력에 대한 도표.2 is a diagram of the output of the R-S flip-flop in FIG.

제3도는 본 고안 R-S 플립플롭의 회로 구성도.3 is a circuit diagram of the present invention R-S flip-flop.

제4도는 제3도에 있어서, R-S 플립플롭의 출력에 대한 도표.4 is a plot of the output of an R-S flip-flop in FIG.

제5도는 제3도에 있어서, MS=1인 경우의 R-S 플립플롭 동작 구성도.FIG. 5 is a configuration diagram of an R-S flip-flop operation when MS = 1 in FIG.

제6도는 제3도에 있어서, MS=0인 경우의 R-S 플립플롭 동작 구성도.6 is an R-S flip-flop operation configuration diagram when MS = 0 in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

I11∼I13 : 인버터 ND11, ND12 : 낸드게이트I11 to I13: Inverter ND11, ND12: NAND gate

AND11, AND12 : 앤드게이트 NR11, NR12 : 노아게이트AND11, AND12: AND gate NR11, NR12: Noah gate

본 고안은 시퀀셜(Sequencial) 논리회로의 일종인 R-S플립플롭에 관한 것으로, 특히 R또는 S에 우선권을 줄 수 있어 프로그램 가능한 논리 회로에 적당하도록 할 R-S 플롭플롭에 관한 것이다.The present invention relates to an R-S flip-flop, which is a kind of sequential logic circuit, and more particularly, to an R-S flop that can give priority to R or S to be suitable for a programmable logic circuit.

종래 R-S 플립플롭의 회로구성은 제1도에 도시된 바와같이 세트(SET) 및 리세트(RESET)단자가 일측에 접속된 노아게이트(NOR1) (NOR2)의 출력단은 각자 인버터 (I1) (I2)의 입력단에 접속됨과 동시에 피드백되어 상기 노아게이트(NOR2) (NOR1)의 타측은 접속되고, 상기 인버터(I1) (I2)의 출력단을 최종출력단(Q) ()으로 하여 구성된다.In the circuit configuration of the conventional RS flip-flop, as shown in FIG. 1, the output terminals of the NOA gate NOR1 and NOR2 having the set and reset terminals connected to one side are respectively inverters I1 and I2. The other end of the NOR gate NOR2 (NOR1) is connected, and the output terminal of the inverter I1 (I2) is connected to the final output terminal Q ( ).

이와같이 구성된 종래의 기술동작에 대하여 살펴보면 다음과 같다.Looking at the conventional technical operation configured as described above are as follows.

세트(SET)단자에 논리레벨 "1"이 입력되면 그의 타측입력과는 상관없이 논리레벨 "0"의 값을 가지게 되어 인버터(I1)를 거친 최종출력(Q)은 "1"의 논리레벨 상태로 만든다.When the logic level "1" is input to the SET terminal, it has a value of logic level "0" irrespective of its other input, so that the final output Q through the inverter I1 is the logic level state of "1". Make it.

그리고 세트(SET)단자에 논리레벨 "0"이 입력되면 노아게이트(NOR1)의 출력()은 입력값의 반전된 논리 레벨값을 가지게 되고 다시 이를 인버터 (I1)를 통해 반전시켜 최종출력(Q)으로 내보내기 때문에, 최종출력(Q)은 이전의 값을 가지게 된다. 즉, 노아게이트(NOR2)의 출력값(R)을 가시게 되는 것이다.When the logic level "0" is input to the SET terminal, the output of the NOA gate NOR1 ( ) Has the inverted logic level of the input value and is then inverted via inverter I1 and exported to the final output Q, so the final output Q has the previous value. That is, the output value R of the NOR gate NOR2 is visible.

상기의 동작과 마찬가지로 리세트(RESET)단자에 논리레벨 "1"이 입력되면 그의 타측입력, 즉 노아게이트(NOR1)의 출력값()에 관계없이 논리레벨 "0"의 값을 가지게 되어 최종출력()을 논리레벨 "1"의 상태로 만드는데, 이 경우 세트(SET)단자의 논리레벨이 "0"이면 최종출력(Q)은 노아게이트(NOR2)의 출력값인 논리레벨 "0"의 값을 가지게 된다.As in the above operation, when the logic level "1" is input to the reset terminal, the other input thereof, that is, the output value of the noar gate NOR1 ( Regardless of), it has a value of logic level "0" and the final output ( ) To the state of logic level "1". In this case, if the logic level of the SET terminal is "0", the final output Q has the value of the logic level "0" which is the output value of the NOA gate NOR2. do.

그리고, 리세트(RESET)단자에 논리레벨 "0"이 입력되면 노아게이트(NOR2)의 출력값(R)은 노아게이트(NOR1) 출력값()의 반전된 논리레벨값을 가지게 되고 이것은 다시 인버터(I2)를 통해 반전된 값이 최종출력()이 되므로, 최종출력()은 이전의값을 가지게 된다.When the logic level "0" is input to the reset terminal, the output value R of the NOR gate NOR2 is the output value of the NOR gate NOR1. It has an inverted logic level value of), which is inverted through the inverter I2 to the final output ( ), So the final output ( ) It will have a value.

이상에서와 같은 동작을 행할 경우의 진리표는 제2도에 도시된 바와같다.The truth table in the case of performing the above operation is as shown in FIG.

그러나 이와같은 종래의 R-S 플립플롭에 있어서, 세트(SET)와 리세트(RESET) 단자에 논리레벨 "1"의 값을 가질경우에 두개의 출력이 같은 값인 '1"을 갖게 되는 문제점이 있다.However, such a conventional R-S flip-flop has a problem in that when the set and reset terminals have a value of logic level "1", the two outputs have the same value of "1".

즉, R-S 플립플롭의 두 출력인 Q와가 서로 반전된 논리레벨값을 갖는다는 일반적인 사실과 다르므로 실제로 상당한 문제점이 있으며 이를 해결하기 위해서는 회로설계시 세트(SET)와 리세트(RESET)값이 동시에 논리레벨 '1"의 값을 갖는 경우가 없도록 하기 위하여 많은 노력을 기울여야만 하는 문제점이 있다.That is, two outputs of RS flip-flop, Q and Is different from the general fact that has inverted logic level values, so there is a substantial problem. To solve this problem, when SET and RESET values have a logic level of '1' at the same time, There is a problem that requires a lot of effort to ensure that there is no.

따라서 종래의 문제점을 해결하기 위하여 본 고안은 R-S플릴플롭의 두 출력이 항상 서로 반전된 값을 갖도록 하여 설계시 오류가 적도록 하고, 논리적으로 타당한 회로가 되도록 함과 아울러 세트(SET)와 리세트(RESET)다단에 설계자가 필요한 경우에 따라 둘중 하나에 우선권을 줄수 있도록 하여 프로그램 가능한 논리회로 설계에 다양하게 이용할 수 있도록 한 R-S 플립플롭을 안출한 것으로, 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Therefore, in order to solve the conventional problems, the present invention ensures that the two outputs of the RS flop flops are always inverted with each other so that there is little error in design, and it becomes a logically valid circuit, and also sets and resets. (RESET) In order to give priority to one of the designers in multiple stages, RS flip-flops have been devised for various applications in the design of programmable logic circuits. Same as

제3도는 본 고안 R-S 플립플롭의 회로구성도로서 이에 도시한 바와같이 세트신호와 리세트신호중 어느 하나에 우선권을 부여할 수 있도록 한 우선권 선택신호(MS)를 입력받아 반전시키는 인버터(I11)를 통해 신호 및 리세트(RESET)신호를 입력받는 낸드게이트(ND11)의 출력단은 타측으로 세트(SET)신호를 입력받는 앤드게이트(AD11)에 접속하고, 상기 세트신호 및 우선권 선택신호를 입력받아 낸드게이트(ND12)의 출력단은 타측으로 리세트신호를 입력받는 앤드게이트(AD12)에 접속하며, 상기 앤드게이트(AD11) (AD12)의 출력단과 각각 접속된 노아게이트(NR11) (NR12)의 출력단은 인버터(I12) (I13)에 접속됨과 동시에 피드백되어 상기 노아게이트(NR12) (NR11)의 타측입력단에 접속하고, 상기 인버터(I12) (I13)의 출력단은 최종출력단(Q) ()으로 하여 구성한다.3 is a circuit diagram of the RS flip-flop of the present invention. As shown in FIG. 3, the inverter I11 which receives and inverts the priority selection signal MS which gives priority to either the set signal or the reset signal is shown in FIG. The output terminal of the NAND gate ND11 that receives the signal and the reset signal through the NAND gate ND11 is connected to the AND gate AD11 that receives the SET signal on the other side, and receives the set signal and the priority selection signal. An output terminal of the gate ND12 is connected to an AND gate AD12 that receives a reset signal to the other side, and an output terminal of the NOR gates NR11 and NR12 connected to the output terminal of the AND gate AD11 and AD12 respectively. It is connected to the inverters I12 and I13 and fed back and connected to the other input terminal of the noble gate NR12 and NR11, and the output terminal of the inverters I12 and I13 is the final output terminal Q. It is configured as).

이와같이 구성된 본 고안의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above in detail.

세트(SET)신호와 리세트(RESET)신호중에서 특정한 하나에 우선권을 부여하기 위한 선택값으로 사용하기 위한 우선권 선택신호(MS)는 인버터 (I11)를 거쳐 반전된 우선권 선택신호()로 되어 리세트(RESET)신호와 함께 낸드게이트(ND11)를 거쳐 리세트 우선권신호(PR)를 발생시키고, 우선권 선택신호(MS)는 세트신호(SET)와 함께 낸드게이트(ND12)를 거쳐 세트 우선권신호(PS)를 발생시킨다.The priority selection signal MS for use as a selection value for giving priority to a specific one of the SET signal and the reset signal is inverted via the inverter I11. To generate the reset priority signal PR through the NAND gate ND11 together with the reset signal, and the priority selection signal MS goes through the NAND gate ND12 together with the set signal SET. Generate the set priority signal PS.

이와같은 상태에서 우선권 선택신호(MS)가 "1"의 논리레벨을 갖으면 인버터 (I11)를 통해 반전된 우선권 선택신호()가 "0"의 논리레벨값을 가지게 되어 낸드게이트(ND11)는 항상 논리레벨 "1"의 값을 출력하게 됨에 따라 이는 실제로 제5도처럼 동작하게 되며, 우선권 선택신호(MS)가 논리레벨 "0"의 값을 가지면 반전된 우선권 선택신호()는 논리레벨 "1"의 값을 가지고 낸드게이트(ND12)는 항상 논리레벨 "1"의 값을 가지게 되어 실제로 제6도처럼 동작하게 된다.In this state, if the priority selection signal MS has a logic level of "1", the priority selection signal inverted through the inverter I11 ( ) Has a logic level value of "0" so that the NAND gate ND11 always outputs a value of the logic level "1", so that it actually operates as shown in FIG. 5, and the priority selection signal MS is a logic level. If the value is "0", the inverted priority selection signal ( ) Has a value of logic level "1", and the NAND gate ND12 always has a value of logic level "1", so that it actually operates as shown in FIG.

따라서, 먼저 제5도에 도시한 우선권 선택신호(MS)는 논리레벨 "1"의 값을 가지는 경우에 대한 동작에 대하여 살펴보면, 세트(SET) 신호가 논리레벨 "1"의 값을 가지면 인버터(I14)를 통해 반전된 "0"값 상태의 세트우선권신호(PS)가 앤드게이트(AD13)로 입력됨에 따라 그의 타측으로 입력되는 값에 상관없이 논리레벨 "0"을 출력하여 노아게이트(NR12)로 인가하므로, 상기 노아게이트(NR12)의 출력(R)인 논리레벨 "1"이 노아게이트(NR11)의 출력()이 논리레벨 "0"의 값을 가지게 되어 인버터 (I12)를 통한 최종출력(Q)은 논리레벨 "1"의 값을 가지게 되며, 상기 인버터(I14)를 통한 세트우선권신호(PS)가 논리레벨 "0"의 값을 가지게 되어 노아게이트(NR12)를 통한 출력(R)은 상기 노아게이트(NR11) 출력()의 반전된 값인 논리레벨 "1"의 값을 가지게 되므로 인버터(I13)를 통한 최종출력()은 논리레벨 "1"의 값을 가지게 된다.Accordingly, the operation of the case in which the priority selection signal MS shown in FIG. 5 has the value of the logic level "1" will be described first. When the SET signal has the value of the logic level "1", the inverter ( As the set priority signal PS having an inverted " 0 " value through I14 is inputted to the AND gate AD13, the logic level " 0 " Since the logic level " 1 " which is the output R of the noble gate NR12 is applied to the output of the noble gate NR11, ) Has a value of logic level "0" so that the final output (Q) through the inverter (I12) has a value of logic level "1", the set priority signal PS through the inverter (I14) is a logic It has a value of level "0" so that the output (R) through the noah gate (NR12) is the output of the noah gate (NR11) ( Since it has the value of the logic level "1" which is the inverted value of), the final output through the inverter I13 ( ) Has a value of logic level "1".

또한, 세트(SET)신호가 논리레벨 "0"의 값을 가지고 리세트(RESET)신호가 논리레벨 "1"의 값을 가짐에 따라 그의 타측으로 입력되는 리세트 신호의 논리레벨 "1"의 값이 앤드게이트(AD13)값이 그대로 노아게이트(NR12)로 입력되고, 따라서 상기 노아게이트(NR12)는 그의 타측입력에 상관없이 앤드게이트(AD13)의 값을 노아링시킨 "0"의 값을 출력(R)시키므로 인버터(I13)를 통한 최종출력()신호는 논리레벨 "1"의 값을 가지며, 노아게이트(NR11)의 출력()은 상기 노아게이트(NR12) 출력(R)의 반전된 값인 논리레벨 "1"의 값을 가지므로 인버터(I12)를 통한 최종출력(Q)신호는 논리레벨 "0"의 값을 가지게 된다.Further, as the SET signal has a value of logic level "0" and the reset signal has a value of logic level "1", The value of the AND gate AD13 is inputted to the NOR gate NR12 as it is, so that the NOA gate NR12 receives a value of " 0 " that noirs the value of the AND gate AD13 regardless of its other input. Output (R), so the final output through inverter I13 ( Signal has a value of logic level " 1 " ) Has a value of logic level "1", which is the inverted value of the NOR gate NR12 output R, so that the final output signal Q through the inverter I12 has a value of logic level "0".

그리고, 세트(SET)신호가 논리레벨 "0"이고 리세트(RESET)신호가 역시 논리레벨 "0"이면 노아게이트(NR11) (NR12)의 출력신호() (R)는 이전의 값을 가지게 되어 최종출력(Q) ()신호는 역시 이전의 값을 가지게 된다.If the SET signal is at logic level " 0 " and the reset signal is also at logic level " 0 ", then the output signal of the gate NR11 and NR12 is ) (R) has the previous value, so the final output (Q) ( The signal will also have the previous value.

또한, 제6도에 도시한 우선권 선택신호(MS)가 논리레벨 "0"의 값을 가지는 경우에 대한 동작에 대하여 살펴보면, 리세트(RESET)신호가 논리레벨 "1"의 값을 가지면 상기 리세트신호가 노아게이트(NR12)로 입력됨에 따라 그의 타측으로 입력되는 값에 상관없이 논리레벨 "0"의 값을 출력(R)하고 그 출력신호는 인버터(I13)를 통해 논리레벨 "1"의 최종출력()신호를 출력한다.In addition, the operation of the case in which the priority selection signal MS shown in FIG. 6 has a value of logic level "0" will be described. When the reset signal has a value of logic level "1", As the set signal is inputted to the noar gate NR12, a value of logic level " 0 " is outputted regardless of the value inputted to the other side thereof, and the output signal of the logic level " 1 " Final output ( Outputs a signal.

이때, 인버터(I15)를 통해 리세트(RESET)신호를 반전시킨 "0"값의 리세트우선권신호(PR)가 앤드게이트(AD14)로 입력됨에 따라 그의 타측으로 입력되는 세트(SET) 신호에 상관없이 논리레벨 "0"을 노아게이트(NR11)로 입력하면 상기 노아게이트(NR11)의 출력()값인 "1"을 인버터(I12)가 반전시킨 논리레벨 "0"을 최종출력(Q)신호로 하여 출력한다.At this time, the reset priority signal PR having a value of "0" inverting the reset signal through the inverter I15 is input to the AND gate AD14 to the SET signal input to the other side thereof. Regardless of the logic level " 0 " input to the noble gate NR11, the output of the noble gate NR11 ( Value is "1" and the logic level "0" inverted by the inverter I12 is output as the final output Q signal.

다음으로 리세트(RESET)신호가 논리레벨 "0"의 값을 가지고 세트(SET) 신호가 논리레벨 "1"의 값을 가지면, "1"의 값을 갖는 세트신호가 앤드게이트(AD14)로 입력됨에 따라 그의 타측으로 입력되는 인버터(I15)를 통해 반전된 리세트 우선권신호(PR)가 논리레벨 "1"의 값이 출력되어 노아게이트(NR14)의 일측으로 인가되므로 그의 타측에 인가되는 신호와 상관없이 논리레벨 "0"의 값을 출력시키므로 인버터(I12)를 통한 최종출력(Q)신호는 논리레벨 "1"의 값을 갖는다.Next, when the RESET signal has a value of logic level "0" and the SET signal has a value of logic level "1", the set signal having a value of "1" goes to the AND gate AD14. The reset priority signal PR, which is inverted through the inverter I15 input to the other side thereof, is output to the logic level " 1 " and applied to one side of the noar gate NR14, thereby being applied to the other side thereof. Irrespective of this, the value of the logic level "0" is output, so the final output Q signal through the inverter I12 has a value of the logic level "1".

이때, 상기 노아게이트(NR12)의 출력(R)은 노아게이트(NR11) 출력신호()의 반전된 값인 논리레벨 "1"의 값을 출력시킴에 따라 인버터(I13)를 통한 최종출력()신호는 논리레벨 "0"의 값을 갖는다.At this time, the output R of the noble gate NR12 is the output signal of the noble gate NR11 ( As the output value of the logic level "1", which is the inverted value of, is outputted, the final output through the inverter I13 ( ) Signal has a value of logic level " 0 ".

또한 세트(SET)신호가 논리레벨 "0"이고 리세트(RESET)신호가 논리레벨 "0"이면 노아게이트(NR11) (NR12)의 출력() (R)은 이전의 값을 가지게 되어 최종출력(Q) ()신호는 역시 이전의 값을 가지게 된다.If the SET signal is at logic level " 0 " and the reset signal is at logic level " 0 ", then the output of the gate (NR11) (NR12) ( ) (R) has the previous value, so the final output (Q) ( The signal will also have the previous value.

이상에서와 같이 세트신호와 리세트신호중 어느 하나에 우선권을 부여하는 우선권 선택신호에 따른 출력상태는 제4도에 도시한 표에서와 같다.As described above, the output state according to the priority selection signal which gives priority to either the set signal or the reset signal is as shown in the table shown in FIG.

이상에서 상세히 설명한 바와같이 본 고안은 R-S 플립플롭의 두 출력이 서로 반전된 값을 갖도록 함으로써 설계시 오류가 적도록 하고, 세트(SET)와 리세트(RESET)신호중 어느 하나에 설계자가 필요한 경우에 따라 우선권을 줄 수 있도록 하여 프로그램 가능한 논리회로 설계에 다양하게 이용할 수 있도록 한 효과가 있다.As described in detail above, the present invention allows the two outputs of the RS flip-flop to have inverted values so that there is less error in the design, and the designer needs one of the SET and RESET signals. Therefore, it is possible to give priority to various applications in the design of programmable logic circuits.

Claims (1)

세트신호와 리세트신호중 어느 하나에 우선권을 부여할 수 있도록 한 우선권 선택신호(MS)를 입력받아 반전시키는 인버터(I11)를 통한 신호 및 리세트(RESET)신호를 입력받는 낸드게이트(ND11)의 출력단은 타측으로 세트(SET)신호를 입력받는 앤드게이트(AD11)에 접속하고, 상기 세트신호 및 우선권 선택신호를 입력받는 낸드게이트(ND12)의 출력단은 타측으로 리세트신호를 입력받는 앤드게이트(AD12)에 접속하며, 상기 앤드게이트(AD11) (AD12)의 출력단과 각각 접속된 노아게이트(NR11) (NR12)의 출력단은 인버터(I12) (I13)에 접속됨과 동시에 피드백되어 상기 노아게이트(NR12) (NR11)의 타측입력단에 접속하고, 상기 인버터(I12) (I13)의 출력단을 최종출력단(Q) ()으로 하여 구성된 것을 특징으로 하는 R-S 플립플롭.The NAND gate ND11 receives a signal and a reset signal through the inverter I11 which receives and inverts the priority selection signal MS, which gives priority to either the set signal or the reset signal. The output terminal is connected to the AND gate AD11 that receives the SET signal from the other side, and the output terminal of the NAND gate ND12 that receives the set signal and the priority selection signal receives the reset signal to the other side. An output terminal of the noar gates NR11 and NR12 connected to AD12 and respectively connected to the output terminals of the AND gates AD11 and AD12 is connected to the inverters I12 and I13 and fed back to the NOA gate NR12. (NR11) and the output terminal of the inverter (I12) (I13) to the final output terminal (Q) ( RS flip-flop, characterized in that consisting of).
KR92017472U 1992-09-15 1992-09-15 R-s flip flop KR950001439Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR92017472U KR950001439Y1 (en) 1992-09-15 1992-09-15 R-s flip flop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR92017472U KR950001439Y1 (en) 1992-09-15 1992-09-15 R-s flip flop

Publications (2)

Publication Number Publication Date
KR940008800U KR940008800U (en) 1994-04-21
KR950001439Y1 true KR950001439Y1 (en) 1995-03-06

Family

ID=19340088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR92017472U KR950001439Y1 (en) 1992-09-15 1992-09-15 R-s flip flop

Country Status (1)

Country Link
KR (1) KR950001439Y1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435745B1 (en) * 2013-02-25 2014-08-28 인하대학교 산학협력단 Rs latch circuit using complex gate having no prohobited input

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435745B1 (en) * 2013-02-25 2014-08-28 인하대학교 산학협력단 Rs latch circuit using complex gate having no prohobited input

Also Published As

Publication number Publication date
KR940008800U (en) 1994-04-21

Similar Documents

Publication Publication Date Title
KR900005264A (en) Clock Signal Switching Circuit and Its Switching Method
US5448597A (en) Clock signal switching circuit
KR880012004A (en) Semiconductor circuit
KR900013720A (en) Programmable Logic Circuit
KR840000114A (en) Phase comparator
US3753009A (en) Resettable binary flip-flop of the semiconductor type
KR950001439Y1 (en) R-s flip flop
GB1283623A (en) Logical circuit building block
US3541356A (en) Rs,jk flip-flop building block for logical circuits
US3986128A (en) Phase selective device
US3967206A (en) Dual edge and level (DEL) flip-flop
KR860009550A (en) Logic circuit with test data load
KR940006928Y1 (en) Counter circuit with random initial value
KR940003804B1 (en) Noise signal removing circuit
KR940004543Y1 (en) Flip-flop for more utilizd
US3549872A (en) Circuit for changing a binary number by one
KR930002025Y1 (en) Clock-switching circuit
KR950004646Y1 (en) Digital delayed circuit
SU496670A1 (en) Clock driver
KR930008226Y1 (en) D flip-flop & 2 counter
JP2656642B2 (en) Selector circuit
KR900005907Y1 (en) Circuit for expanding data transfer rate of computer terminal
KR960001043Y1 (en) Glitch preventing decoder
FR2246123A1 (en) Logical selective electronic filter - gives first logic output function when its input receives precise frequency
KR970055487A (en) Variable Slew Rate Control Logic Circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20030218

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee