SU496670A1 - Clock driver - Google Patents
Clock driverInfo
- Publication number
- SU496670A1 SU496670A1 SU1808497A SU1808497A SU496670A1 SU 496670 A1 SU496670 A1 SU 496670A1 SU 1808497 A SU1808497 A SU 1808497A SU 1808497 A SU1808497 A SU 1808497A SU 496670 A1 SU496670 A1 SU 496670A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- delay
- inputs
- pulses
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к радиотехнике и может быть использовано в качестве генератора импульсов с посто нной длительностью и переменной частотой следовани в вычислительных машинах. Извегтен формирователь тактовых импульсов , содержащий генератор входных импульсов, подключенный к линии задержки , три отвода которой подключены ко вхо;дам первых трех элементор И-НЕ. I Такой формирователь обладает низкой стабильностью длительности выходных импульсов при изменении частоты повторени входных импульсов. Цель изобретени - повьпиение стабиль;ности длительности Выходных импульсов пр измененни частоты повторени входных «Импульсов. Дл этого в формирователь введены дополнительно три элемента И-НЕ (четверты п тый и шестой), при этом выходы второто и третьего элемента И-НЕ подключены ко входам четвертого элемента И-НЕ, выходы первого и четвертого подключены ко входам п того, выход которого соединен со входом шестого выходного элемента И- НЕ, а второй вход первого элемента И-ИЕ: подключен к- точке соединени входа второго элемента И-НЕ со вторым отводом линии задержки, при этом временна задержка между первым и вторым отводами липни равна задержке между ее вторым и третьим отводами. Выход генератора входных импульсов подключен к одному из входов линии задержки . На чертеже приведена функциональна схема предлагаемого формировател тактовых импульсов. Формирователь содержит генератор (на схеме не показан), подключаемый к кпемме 1, линию 2 задержки, элементы 3-8 И-НЕ, выходы 9 и 10. Отводь а, с п линии 2 подключены соответственно ко пхо- дам элементов 3, 4 и 5 И-НЕ, Выходы элементов 4 и 5 подсоединены ко нход.чм элемента 6 И-НЕ. выходы элемептоп 3 и 6 подключены ко входам элемоита 7 И- НЕ, выход которого подсоединен ко входу элемента 8 И-НЕ. Второй вхол :-).oitTri ./iThe invention relates to radio engineering and can be used as a pulse generator with a constant duration and variable frequency in computers. The eternally shaper clock pulses, containing the generator of input pulses connected to the delay line, three outlet of which is connected to the input; I will give the first three I-NE elements. I Such a driver has a low stability of the duration of the output pulses when the repetition frequency of the input pulses changes. The purpose of the invention is to increase the stability of the duration of the output pulses by changing the repetition frequency of the input pulses. To do this, additional three NAND elements (fourth fifth and sixth) are entered into the shaper, while the outputs of the second and third elements of the NAND are connected to the inputs of the fourth element of the NAND, the outputs of the first and fourth are connected to the inputs of the fifth, whose output connected to the input of the sixth output element AND-NOT, and the second input of the first element IS-IE: connected to the connection point of the input of the second element AND-NOT to the second branch of the delay line, while the time delay between the first and second branch lines is equal to the delay between its second and three im taps. The output of the input pulse generator is connected to one of the inputs of the delay line. The drawing shows a functional diagram of the proposed clock clock. The shaper contains a generator (not shown in the diagram), connected to terminal 1, delay line 2, elements 3-8 AND-NOT, outputs 9 and 10. Lead a, from n line 2 are connected to the paths of elements 3, 4 and 5 NAND, The outputs of elements 4 and 5 are connected to the connector of the element 6 of N AND. the outputs of the terminal 3 and 6 are connected to the inputs of the element 7 AND-NOT, the output of which is connected to the input of the element 8 AND-NOT. Second mob :-). OitTri ./i
33
И-ME подключен к точке соединени входа , &лемё«гга 4 И-НЕ с отводом с линии 2. Выхода генератора подсоединен ко входу линии 2.The I-ME is connected to the connection point of the input, & Lemma 4 and IS-NOT with a tap from line 2. The generator output is connected to the input of line 2.
Преалагаемый формирователь может i реакпз« ать логические уравнени : на выходе 9-офАв ненкеThe proposed shaper can i re logical equations: at the output of 9-ofAvnke
Т (аус) (evc)j на выходе Ю уравнениеT (aus) (evc) j at the output of the Yu equation
,,
Т асу с,T asu s,
где Т - длительность такта выходных , а, в, с - импульсы на отводах а, в и с линии 2 задержки.where T is the duration of the output clock, a, b, c are the pulses at the taps a, b, and c of the delay line 2.
J В цепи от отвода а линии 2 до входа J In the circuit from the outlet a line 2 to the entrance
«И элемента 7 И-НЕ расположен один элемент 3, в то врем , кал. между отводом.с и элементом 7 наход тс два элемента 4 и 6. При этом отвод с расположен таким образом, что временна задержка между отводами а и с равна временной задержке между отводами сив."And the element 7 AND-NOT located one element 3, while, cal. there are two elements 4 and 6 between the tap and the element 7. The tap with is located in such a way that the time delay between leads a and c is equal to the time delay between the tapes siv.
Реализаци уравнени на выходе 9 вл етс критичной ко времени, но при этом исключаетс ошибочное срабатывание схемы формировател с учетом реальных срабатывани каскадов. The implementation of the equation at output 9 is time-critical, but it excludes the erroneous triggering of the driver circuit, taking into account the actual triggering of the stages.
Задержка : на. элементах схемы должна удовлетвор ть следующим услови м; за|держка на элементе 3 должна быть меньш суммы задержки на элементах 4 и 6. Есл это условие не соблюдаетс , -то при по влении сигнала О или на отводе с линии 2 элемент 6 подключаетс к потенциалу , соответствующему . При этом на выходе элемента 3 под вли нием большей внутренней задержки должен быть потенциал . Вместе с этим наход щийс под нулевым потенциалом выход элемента Delay: on. circuit elements must satisfy the following conditions; the delay on element 3 must be less than the sum of the delay on elements 4 and 6. If this condition is not met, then when an O signal appears or on the tap from line 2, element 6 is connected to the potential corresponding. In this case, at the output of element 3, under the influence of a larger internal delay, there should be a potential. At the same time, the output of the element under zero potential
8 подключаетс на короткое врем к по- течикалу, соответствующему .8 is connected for a short time to the corresponding leak.
Управление линией 2 задержки может происходить дво ко: генератор входных, импульсов может быть подключен на вход линии , как это показано на чертеже, или На один из ее отводов. The control of the line 2 delays can occur in a binary: input generator, pulses can be connected to the input of the line, as shown in the drawing, or to one of its taps.
С выхода 1О элемента 7 снимаетс ин- вертированный сигнал, соответствующий логическому уравнению Т ас VBC.From the output 1O of element 7, the inverted signal is removed, corresponding to the logical equation Tac VBC.
Claims (2)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD15637371A DD95869A1 (en) | 1971-07-09 | 1971-07-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU496670A1 true SU496670A1 (en) | 1975-12-25 |
Family
ID=5484057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU1808497A SU496670A1 (en) | 1971-07-09 | 1972-07-07 | Clock driver |
Country Status (3)
| Country | Link |
|---|---|
| CS (1) | CS162209B1 (en) |
| DD (1) | DD95869A1 (en) |
| SU (1) | SU496670A1 (en) |
-
1971
- 1971-07-09 DD DD15637371A patent/DD95869A1/xx unknown
-
1972
- 1972-07-04 CS CS474772A patent/CS162209B1/cs unknown
- 1972-07-07 SU SU1808497A patent/SU496670A1/en active
Also Published As
| Publication number | Publication date |
|---|---|
| CS162209B1 (en) | 1975-07-15 |
| DD95869A1 (en) | 1973-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4583008A (en) | Retriggerable edge detector for edge-actuated internally clocked parts | |
| US3612906A (en) | Pulse synchronizer | |
| US3471790A (en) | Device for synchronizing pulses | |
| GB1514964A (en) | Logic level difference shifting circuit | |
| US3902125A (en) | Symmetric output, digital by three counter | |
| SU496670A1 (en) | Clock driver | |
| GB1103520A (en) | Improvements in or relating to electric circuits comprising oscillators | |
| US4547684A (en) | Clock generator | |
| US3986128A (en) | Phase selective device | |
| US3223930A (en) | Electric gating circuits | |
| US3386036A (en) | Delay line timing pulse generator | |
| US3599011A (en) | Delay line clock | |
| US3967206A (en) | Dual edge and level (DEL) flip-flop | |
| JPS6453177A (en) | Semiconductor integrated circuit device | |
| KR950001439Y1 (en) | R-s flip flop | |
| EP0382938B1 (en) | Delay circuit | |
| GB1115367A (en) | Logic circuits | |
| FR2246123A1 (en) | Logical selective electronic filter - gives first logic output function when its input receives precise frequency | |
| SU851761A1 (en) | Pulse-time distriminator | |
| SU484631A1 (en) | Pulse-time discriminator | |
| SU1145471A1 (en) | Clock synchronization device | |
| SU391729A1 (en) | DEVICE FOR THE FORMATION OF PULSES OF DIFFERENCE FREQUENCY | |
| SU1220120A1 (en) | Device for generating single pulses | |
| KR930005748B1 (en) | Full adder | |
| SU1173540A1 (en) | Selector of pulses by duration |