KR940002467B1 - Clock-source selecting circuit - Google Patents

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노영섭
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Abstract

The circuit accomplishes the switch and change of clock source by operation as follows; CLKSEL signal is inputted to a flipflop (F1) through a Nand gate (NA1) and a flipflop (F3) through Nand gates (NA2)(NA3), the output of the flipflop (F1) and a CLK1 signal are inputted to an AND gate (AG1) through OR gate (OG1), the output of flipflop (F2) and a CLK2 signal are inputted to an AND gate (AG2) through a OR gate (OG2), the output and reverse output of a flipflop (F3) which is toggled by the output of a NAND gate (NA4) are inputted to the AND gates (AG1)(AG2), and outputs of AND gates (AG1)(AG2) are ouputted to CLKOUT through NOR gate (NO1).

Description

클럭 소스 선택회로Clock Source Selection Circuit

제1도는 본 발명에 의한 클럭 소스 선택회로도.1 is a clock source selection circuit diagram according to the present invention.

제2도는 제1도 각부의 파형도.2 is a waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

AG1,AG2: 앤드게이트 F1-F3: 플립플롭AG 1 , AG 2 : AND gate F 1 -F 3 : flip-flop

NA1-NA4: 낸드게이트 NO1: 노아게이트NA 1 -NA 4 : NAND gate NO 1 : Noah gate

OG1,OG2: 오아게이트OG 1 , OG 2 : Oagate

본 발명은 클럭선택에 관한 것으로, 퍼스널 컴퓨터의 처리속도가 점차 고속화됨에 따라 클럭 스피드의 절환에 적당하도록 클럭소스의 절환에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to clock selection, and more particularly to switching clock sources to suit the switching of clock speeds as the processing speed of a personal computer is gradually increased.

종래에는 클럭소스의 절환시 클럭들이 겹치는 부분에 대해 매우 폭이 좁은 클럭이 출력되어 시스템이 불안정하게 되는 문제점이 있었으며, 본 발명은 이러한 문제점을 해결하기 위한 것이다.In the related art, a very narrow clock is output to a portion where the clocks overlap with each other when the clock source is switched, and thus the system becomes unstable, and the present invention solves this problem.

첨부한 도면을 참조하여 본 발명의 기술내용을 설명하면 다음과 같다.The technical contents of the present invention will be described with reference to the accompanying drawings.

첨부도면 제1도는 본 발명의 구성을 보인 회로도로서, CLKSEL(클럭선택) 신호가 인가되는 낸드게이트(NA1)는 CLK1(클럭)이 인가되는 플립플롭(F1)의 입력단(D)에 연결되고, CLKSEL 신호가 인가되는 낸드게이트(NA2)는 낸드게이트(NA3)를 통해 CLK2의 인가되는 플립플롭(F2)의 입력단(D)에 연결되며, 플립플롭(F1)의 출력단(Q)은 CLK1이 인가되는 오아게이트(OG1)와 상기 낸드게이트(NA3) 및 낸드게이트(NA4)의 일입력단에 연결되고, 플립플롭(F2)이 출력단(Q)은 CLK2이 인가되는 오아게이트(OG2)와 상기 낸드게이트(NA1) (NA4)의 일입력단에 연결되며, 낸드게이트(NA4)는 플립플롭(F3)의 클럭단(CK)에 연결되고, 플립플롭(F3)의 출력단(Q)은 일입력단의 상기 오아게이트(OG1)의 출력단에 연결된 앤드게이트(AG1)에 연결되며, 그의 반전 출력단(Q)은 자신의 입력단(D)에 연결됨과 동시에 일입력단이 상기 오아게이트(OG1)의 출력단에 연결된 앤드게이트(AG2)에 연결되고, 앤드게이트(AG1)(AG2)는 노아게이트(NO1)에 연결되며,

Figure kpo00001
신호는 상기 플립플롭(F1)의 리세트단(R)과 플립플롭(F2)(F3)의 프리세트단(P)에 인가되도록 구성된다.1 is a circuit diagram illustrating a configuration of the present invention, in which a NAND gate NA 1 to which a CLKSEL (clock select) signal is applied is connected to an input terminal D of a flip-flop F 1 to which CLK 1 (clock) is applied. NAND gate NA 2 , to which the CLKSEL signal is applied, is connected to an input terminal D of the flip-flop F 2 applied to CLK 2 through the NAND gate NA 3 , and to the flip-flop F 1 . The output terminal Q is connected to the orifice OG 1 to which CLK 1 is applied, and one input terminal of the NAND gate NA 3 and NAND gate NA 4 , and the flip-flop F 2 is connected to the output terminal Q. CLK and 2 connected to one input terminal of the Iowa gate (OG 2) and the NAND gate (NA 1) (NA 4) which is applied to the clock stage (CK) of the NAND gate (NA 4) is a flip-flop (F 3) connected and a flip-flop (F 3) an output terminal (Q) is connected to the aND gate (AG 1) connected to the output terminal of the Iowa gate (OG 1) of one input stage, its inverting output terminal (Q) has its input in (D) is in the connected and at the same time, one input terminal is connected to the AND gate (AG 2) connected to the output terminal of the Iowa gate (OG 1), the AND gate (AG 1) (AG 2) is connected to a NOR gate (NO 1) ,
Figure kpo00001
The signal is configured to be applied to the reset stage R of the flip-flop F 1 and the preset stage P of the flip-flop F 2 (F 3 ).

상기한 바와 같이 구성된 본 발명의 동작 및 작용효과는 다음과 같다.The operation and effect of the present invention configured as described above are as follows.

본 발명은 퍼스널 컴퓨터의 파워온시 발생되는

Figure kpo00002
신호를 이용하여 초기화되며, 이때 CLK1은 오아게이트(OG1)와 앤드게이트(AG1) 및 노아게이트(NO1)를 통해 CLKOUT(클럭 출력)으로 나가게 된다.The present invention is generated when the power-on of the personal computer
Figure kpo00002
The signal is initialized by using a signal, and CLK 1 exits to CLKOUT (clock output) through OA gate OG 1 , AND gate AG 1 , and NOA gate NO 1 .

클럭의 절환은 다음 동작과 같이 이루어진다.Switching of the clock is performed as follows.

초기화 상태에서 CLKSEL 신호는 첨부도면 제2도에서와 같이 하이 레벨에서 로우 레벨로 바뀌게 되며, 낸드게이트(NA1)에 의해 하이레벨로 플립 플롭(F1)의 입력단(D)에 인가되어 클럭 CLK1의 다음 라이징 에지(Rising-Edge)에서 플립플롭(F1)의 출력은 하이가 된다.In the initialization state, the CLKSEL signal is changed from the high level to the low level as shown in FIG. 2 and is applied to the input terminal D of the flip-flop F 1 from the high level by the NAND gate NA 1 to the clock CLK. At the next rising edge of 1 (Rising-Edge), the output of flip-flop F 1 goes high.

이에 따라 오아게이트(OG1)의 출력은 하이레벨을 유지하게 되어 클럭 CLK2의 폴링(falling) 에지까지 CLKOUT을 하이로 하게 된다.As a result, the output of the oragate OG 1 is maintained at a high level, thereby bringing CLKOUT high until the falling edge of the clock CLK 2 .

또한, 플립플롭(F1)의 출력이 하이가 된 후 CLKSEL 신호가 다시 하이로 되어 그의 입력단(D)에 로우가 인가되면 클럭 CLK2의 바로 다음 라이징 에지에서 플립플롭(F2)의 출력이 로우로 되어 CLK2이 오아게이트(OG2)에 의해 앤드게이트(AG2)의 입력으로 인가된다.In addition, when the output of the flip-flop F 1 becomes high and the CLKSEL signal becomes high again and a low is applied to its input terminal D, the output of the flip-flop F 2 occurs at the rising edge immediately after the clock CLK 2 . CLK 2 is applied to the input of the AND gate AG 2 by the oragate OG 2 .

이때 플립플롭(F2)의 출력이 로우로 바뀌는 순간에 플립플롭(F1)(F2)의 출력에 의해 낸드게이트(NA4)의 출력이 로우에서 하이로되면 낸드게이트(NA4) 출력의 라이징 에지에서 플립플롭(F3)이 토글(Toggle)되어 앤드게이트(AG1)에는 로우가, 앤드게이트(AG2)에는 하이가 인가되므로 클럭 CLK1은 나타나지 않고 출력 CLKOUT은 CLK2에 의해 얻어지게 된다.At this time, when the output of the flip-flop F 2 goes low by the output of the flip-flop F 1 (F 2 ), when the output of the NAND gate NA 4 goes from low to high, the output of the NAND gate NA 4 is output. At the rising edge, flip-flop F 3 is toggled to apply low to AND gate AG 1 and high to AND gate AG 2 , so clock CLK 1 does not appear and output CLKOUT is obtained by CLK 2 . You lose.

이후, CLKSEL 신호가 하이로 되면, 첨부도면 제2도에서와 같이 CLKSEL 신호와 플립플롭(F2)의 출력에 의해 낸드게이트(NA1)의 출력이 로우로 되며, 이에 따라 클럭 CLK1의 다음 라이징 에지에서 플립플롭(F1)의 출력은 로우가 된다.Since, CLKSEL signal when high, the output of the NAND gate (NA 1) by the output of the CLKSEL signal and a flip-flop (F 2) as shown in the accompanying drawings FIG. 2 in is low, so that the clock following the CLK 1 At the rising edge, the output of flip-flop F 1 goes low.

따라서, 낸드게이트(NA3)의 두 입력이 로우가 되어 플립플롭(F1)의 출력은 CLK2의 다음 라이징 에지에서 하이로 되며 플립플롭(F1)(F2)의 출력은 낸드게이트(NA4)를 통해 플립플롭(F3)의 클럭단(CK)에 로우로 인가되고, 다시 하이가 되는 순간 플립플롭(F3)이 토글되어 플립플롭(F3)의 출력이 하이가 된다.Therefore, the two inputs of the NAND gate NA 3 go low so that the output of the flip-flop F 1 goes high at the next rising edge of CLK 2 , and the output of the flip-flop F 1 (F 2 ) goes to the NAND gate ( NA 4 ) is applied to the clock terminal CK of the flip-flop F 3 to the low, and when the high again, the flip-flop (F 3 ) is toggled to the output of the flip-flop (F 3 ) becomes high.

이에 따라 앤드게이트(AG1)에는 하이가, 앤드게이트(AG2)에는 로우가 인가되어 오아게이트(OG1)를 통해 앤드게이트(AG1)로 입력된 클럭 CLK1이 CLKOUT로 나가게 되며, 오아게이트(OG2)를 통해 앤드게이트(AG2)로 입력된 클럭 CLK2은 나타나지 않게 되어 CLK2에서 CLK1로 클럭소스가 절환된다.Accordingly, a is high AND gate (AG 1), the AND gate (AG 2) is applied to a low Iowa gate (OG 1) an AND gate the clock CLK 1 input to the (AG 1), and out to the CLKOUT through, Iowa The clock CLK 2 input to the AND gate AG 2 through the gate OG 2 does not appear, and the clock source is switched from CLK 2 to CLK 1 .

상기한 바와 같이 본 발명은 클럭소스의 절환에 있어서, 절환시 폭이 짧은 클럭이 출력되어 시스템이 불안정하게 되는 것을 방지하며 다양한 속도의 클럭소스를 무리없이 절환할 수 있게 하므로 처리속도에 따른 호환성의 문제를 해결할 수 있는 효과를 갖게 된다.As described above, the present invention, in switching clock sources, prevents the system from becoming unstable by outputting a shorter clock at the time of switching, and makes it possible to switch clock sources of various speeds without difficulty, thereby improving compatibility with processing speeds. It will have the effect of solving the problem.

Claims (1)

퍼스널 컴퓨터의 클럭소스 절환에 있어서, CLKSEL 신호는 낸드게이트(NA1)를 통해 플립플롭(F1)에 인가됨에 동시에 낸드게이트(NA2)(NA3)를 통해 플립플롭(F3)에 인가되고, 플립플롭(F1)의 출력은 CLK1과 함께 오아게이트(OG1)를 통해 앤드게이트(AG1)에 인가되며, 플립플롭(F2)의 출력은 CLK2와 함께 오아게이트(OG2)를 통해 앤드게이트(AG2)로 인가되고, 플립플롭(F1)(F2)의 출력이 인가되는 낸드게이트(NA4)의 출력에 의해 토글되는 플립플롭(F3)의 출력과 반전출력은 상기 게이트(AG1)(AG2)에 인가되며, 앤드게이트(AG1)(AG2)의 출력은 노아게이트(NO1)를 퉁해 CLKOUT로 출력되도록 되어 클럭소스의 절환이 이루어지도록 한 것을 특징으로 하는 클럭소스 선택회로.In switching the clock source of the personal computer, the CLKSEL signal is applied to the flip-flop F 1 through the NAND gate NA 1 and simultaneously to the flip-flop F 3 through the NAND gate NA 2 (NA 3 ). The output of the flip-flop F 1 is applied to the AND gate AG 1 through the oragate OG 1 with CLK 1, and the output of the flip-flop F 2 is the OA gate with CLK 2. 2 ) the output of the flip-flop F 3 , which is applied to the AND gate AG 2 and toggled by the output of the NAND gate NA 4 , to which the output of the flip-flop F 1 (F 2 ) is applied. the inverted output is applied to the gate (AG 1) (AG 2) , the output of the aND gate (AG 1) (AG 2) is output to a tunghae CLKOUT the NOR gate (NO 1) the switching of the clock source to occur A clock source selection circuit, characterized in that.
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