KR950004369Y1

KR950004369Y1 - Modul-3 counter

Info

Publication number: KR950004369Y1
Application number: KR92026464U
Authority: KR
Inventors: 조성기
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1992-12-24
Filing date: 1992-12-24
Publication date: 1995-05-25
Also published as: KR940018181U

Abstract

내용 없음.No content.

Description

Module-3 Counter

제1도는 모듈-3 카운터의 테이블도.1 is a table of a module-3 counter.

제2도는 종래 모듈-3 카운터 회로도.2 is a conventional module-3 counter circuit diagram.

제3도는 (a) 내지 (i)는 제2도에 대한 타이밍도.3 is a timing diagram with respect to FIG.

제4도는 본 고안 모듈-3 카운터 회로도.4 is a module-3 counter circuit diagram of the present invention.

제5도의 (a) 내지 (h)는 제4도에 대한 타이밍도.(A) to (h) of FIG. 5 are timing diagrams for FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

F/F1. F/F2 : 디플립플롭 AND : 앤드게이트F / F1. F / F2: deflip-flop AND: AND gate

NAND : 낸드게이트 NOR : 노아게이트NAND: NAND Gate NOR: Noah Gate

본 고안은 씨모스(CMOS) 논리회로의 카운터에 관한 것으로, 특히 24비트 데이타구조를 갖는 디지탈신호 프로세서의 고속동작에 적합하고, 클럭과 동기되어 동작하도록 하는 모듈-3 카운터에 관한 것이다.The present invention relates to a counter of a CMOS logic circuit, and more particularly, to a module-3 counter suitable for high-speed operation of a digital signal processor having a 24-bit data structure and operating in synchronization with a clock.

일반적으로 모듈-3 카운터는 제1도의 테이블도에 도시된 바와 같이 입력클럭이 인가됨에 따라 0, 1, 2, 0, 1, 2, 0…… 의 출력값을 갖게 동작하는 카운터이다.In general, the module-3 counter is 0, 1, 2, 0, 1, 2, 0... As the input clock is applied as shown in the table diagram of FIG. … Counter that operates with an output value of.

제2도는 종래 모듈-3 카운터 회로도로서, 이에 도시된 바와 같이 클럭 입력단자(CLD)를 출력단자 () 가 입력단자(D)에 접속된 디플립플롭(F/F1)의 클럭단자(CK)에 접속하고, 상기 디플립플롭(F/F1)의 출력단자(Q)를 최종 출력단자(OUT1)에 접속함과 아울러 낸드게이트(NAND)의 일측단자에 접속하고, 리세트 입력단자(RESET)를 타측단자가 상기 낸드게이트(NAND)의 출력단과 접속된 앤드게이트(AND)의 일측단자에 접속하여, 그 앤드게이트(AND)의 출력단을 상기 디플립플롭(F/F1)의 리세트단자 () 및 디플립플롭(F/F2)의 리세트단자 () 에 공통 접속하고, 상기 디플립플롭(F/F1)의 출력단자(Q)를 출력단자 (가 입력단자(D)에 접속된 상기 디플립플롭(F/F2)의 클럭단자(CK)에 접속하고, 상기 디플립플롭(F/F2)의 출력단자(Q)를 최종 출력단자(OUT2)에 접속함과 아울러 상기 낸드게이트(NAND)의 타측단자에 접속하여 구성하였다.FIG. 2 is a conventional module-3 counter circuit diagram, in which a clock input terminal CLD is output to an output terminal ( ) Is connected to the clock terminal CK of the de-flop flop F / F1 connected to the input terminal D, and the output terminal Q of the de-flop flop F / F1 is connected to the final output terminal OUT1. And a reset input terminal (RESET) to one terminal of the AND gate (AND), the other terminal of which is connected to the output terminal of the NAND gate (NAND). The output terminal of the AND gate AND is connected to the reset terminal of the flip-flop F / F1. ) And reset terminal of deflip-flop (F / F2) ) And the output terminal Q of the flip-flop F / F1 is connected to the output terminal (). Is connected to the clock terminal CK of the flip-flop F / F2 connected to the input terminal D, and the output terminal Q of the flip-flop F / F2 is connected to the final output terminal OUT2. The NAND gate was connected to the other terminal of the NAND gate.

이와 같이 구성한 종래 모듈-3 카운터의 동작과 문제점을 제3도의 (a) 내지 (i)의 타이밍도를 참조하여 설명하면 다음과 같다.The operation and problems of the conventional module-3 counter configured as described above will be described below with reference to the timing diagrams of FIGS.

리세트 입력단자(RESET)로 제3도의 (b)와 같이 저전위의 리세트신호가 인가되면 앤드게이트(AND)의 출력은 제3도의 (c)와 같이 저전위 "0"이 되므로 디플립플롭(F/F1)(F/F2)은 리세트되어, 각각의 출력단자(Q),(Q)로 제3도의 (i),(h)와 같이 저전위를 출력함과 아울러 출력단자()() 로 제3도의 (g),(f)와 같이 고전위를 출력한다.When the low potential reset signal is applied to the reset input terminal RESET as shown in (b) of FIG. 3, the output of the AND gate AND becomes low potential "0" as shown in (c) of FIG. The flop F / F1 (F / F2) is reset and outputs the low potential to the respective output terminals Q and Q as well as output terminals (i) and (h) as shown in FIG. ) ( ) Outputs a high potential as shown in (g) and (f) of FIG.

이에 따라 최종 출력단자(OUT1)(OUT2)는 제3도의 (i)(h)와 같이 0, 0이 되고, 상기 디플립플롭(F/F1)(F/F2)의 입력단자(D),(D)에는 출력단자()() 에서 출력된 고전위가 인가되어 제3도의 (g)(f)와 같이 된다.Accordingly, the final output terminals OUT1 and OUT2 become 0 and 0 as shown in FIG. 3 (i) (h), and the input terminals D of the flip-flop F / F1 (F / F2), (D) shows the output terminal ( ) ( The high potential output from) is applied and becomes like (g) (f) of FIG.

한편 상기 디플립플롭(F/F1)(F/F2)의 출력(Q)(Q)인 저전위는 낸드게이트(NAND)로 인가되므로 그 출력은 고전위가 되고, 이 고전위는 앤드게이트(AND)의 타측단자로 입력된다.On the other hand, since the low potential, which is the output Q (Q) of the flip-flop F / F1 (F / F2), is applied to the NAND gate, the output becomes a high potential, and the high potential is an AND gate ( AND) is input to the other terminal.

이후 리세트 입력단자(RESET)에 제3도의 (b)와 같이 고전위가 입력되어 디플립플롭(F/F1)(F/F2)의 리세트가 해제되고, 클럭 입력단자(CLK)로 제3도의 (a)와 같이 클럭신호가 첫번째 인가되면, 상기 디플립플롭(F/F1)의 출력단자(Q)에 고전위가 출력되어 최종 출력단자(OUT1)는 제3도의 (i)와 같이 되고, 이 고전위출력은 낸드게이트(NAND)의 일측단자와 디플립플롭(F/F2)의 입력단자(D)로 인가되어, 상기 디플립플롭(F/F2)의 입력단자(D)는 제3도의 (f)와 같이 된다. 한편 상기 디플립플롭(F/F1)의 출력단자 ()에는 저전위가 출력되므로 입력단자(D)는 제3도의 (g)와 같이 된다.After that, the high potential is input to the reset input terminal RESET as shown in (b) of FIG. 3 so that the reset of the flip-flop F / F1 (F / F2) is released and the clock input terminal CLK is reset. When the clock signal is first applied as shown in (a) of FIG. 3, a high potential is output to the output terminal Q of the flip-flop F / F1, and the final output terminal OUT1 is as shown in (i) of FIG. The high potential output is applied to one terminal of the NAND gate and the input terminal D of the flip-flop F / F2, so that the input terminal D of the flip-flop F / F2 is It becomes as (f) of FIG. On the other hand, the output terminal of the flip-flop (F / F1) ( ), The low potential is output, so the input terminal D becomes as shown in (g) of FIG.

이후 클럭신호가 두번째 인가되면, 최종 출력단자(OUT1)는 제3도의 (i)와 같이 저전위가 되고, 최종 출력단자(OUT2)는 제3도의 (h)와 같이 고전위로 바뀌게 되며, 이 고전위 출력은 낸드게이트(NAND)의 타측단자로 인가되어 상기 낸드게이트(NAND)의 출력단은 고전위가 되고, 이 고전위 출력은 앤드게이트(AND)의 타측단자로 인가된다.Then, when the clock signal is applied second, the final output terminal OUT1 becomes low potential as shown in (i) of FIG. 3, and the final output terminal OUT2 becomes high potential as shown in (h) of FIG. The output is applied to the other terminal of the NAND gate, and the output terminal of the NAND gate becomes high potential, and the high potential output is applied to the other terminal of the AND gate AND.

이후 클럭신호가 세번째 인가되면, 상기 디플립플롭(F/F1)의 출력단자(Q)에 고전위가 출력되어 최종 출력단자(OUT1)는 제3도의 (i)와 같이 고전위가 되고, 이 고전위 출력은 낸드게이트(NAND)의 일측단자로 인가되므로, 상기 낸드게이트(NAND)의 입력이 모두 고전위가 되어 그 낸드게이트(NAND)의 출력은 저전위가 된다.Thereafter, when the clock signal is applied a third time, a high potential is output to the output terminal Q of the flip-flop F / F1, and the final output terminal OUT1 becomes a high potential as shown in (i) of FIG. Since the high potential output is applied to one terminal of the NAND gate, all of the inputs of the NAND gate become high potential and the output of the NAND gate becomes low potential.

따라서, 이때 앤드게이트(AND)에서 제3도의 (c)와 같이 저전위가 출력되어 상기 디플립플롭(F/F1)(F/F2)은 리세트되므로 최종 출력단자(OUT1)(OUT2)는 제3도의 (i)(h)와 같이 된다.Therefore, at this time, the low potential is output from the AND gate AND as shown in (c) of FIG. 3 so that the flip-flops F / F1 and F / F2 are reset, so that the final output terminals OUT1 and OUT2 are reset. It becomes like (i) (h) of FIG.

이후 다시 클럭신호가 인가됨에 따라 최종 출력단자(OUT1)(OUT2)는 0, 0→0, 1→0, 0으로 계속 변화되어 모듈-3 카운터의 동작을 수행하게 된다.Then, as the clock signal is applied again, the final output terminals OUT1 and OUT2 are continuously changed to 0, 0 → 0, 1 → 0, 0 to perform the operation of the module-3 counter.

그러나 상기한 종래 모듈-3 카운터는 출력의 상태에 따라 리세트 상태로 만들어 주고, 또한 이 상태는 출력값을 다시 변화시키므로 중간에 펄스(Pulse)(또는 글리치(glitch))가 발생할 수 있으며, 출력이 형성되기까지의 지연시간이 길게 되는 문제점이 있었다.However, the above-described conventional module-3 counter makes the reset state according to the state of the output, and this state changes the output value again, so that a pulse (or glitch) may occur in the middle. There was a problem that the delay time to form is long.

본 고안은 이러한 종래의 문제점을 해결하기 위하여, 회로구성을 간단하게 구성하고 클럭의 액티브구간 동안에 피드백 데이타를 없애 시스템이 안정하게 동작하도록 하는 모듈-3 카운터를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve such a conventional problem, the present invention provides a module-3 counter that simply configures a circuit configuration and eliminates feedback data during an active period of a clock, so that the system can operate stably. When described in detail as follows.

제4도는 본 고안 모듈-3 카운터 회로도로서, 이에 도시한 바와 같이 클럭 입력단자(CLK)를 디플립플롭(F/F1),(F/F2)의 클럭단자(CK),(CK)에 공통접속하고, 리세트 입력단자(RESET)를 상기 디플립플롭(F/F1),(F/F2)의 리세트단자 (), () 에 공통 접속하며, 상기 디플립플롭(F/F1)의 출력단자(Q₁₀)를 최종 출력단자(OUT10)에 접속함과 아울러 노아게이트(NOR)의 일측단자에 접속하고, 상기 디플립플롭(F/F2)의 출력단자(Q₂₀)를 최종 출력단자(OUT20)에 접속함과 아울러 상기 노아게이트(NOR)의 타측단자에 접속하여 상기 노아게이트(NOR)의 출력단을 상기 디플립플롭(F/F1)의 입력단자(D₁₀)에 접속하고, 상기 디플립플롭(F/F1)의 입력단자(D₁₀)에 접속하고, 상기 디플립플롭(F/F1)의 출력단자(Q₁₀)를 상기 디플립플롭(F/F2)의 출력단자(D₂₀)에 접속하여 구성한다.4 is a schematic diagram of a module-3 counter circuit of the present invention. As shown in FIG. 4, the clock input terminal CLK is common to the clock terminals CK and CK of the flip-flop F / F1 and F / F2. The reset input terminal (RESET) to the reset terminal (F / F1) or (F / F2) of the ), ( ) Connected in common, and the D flip-flop (F / F1), the output terminal (Q _10), a final output terminal (connected to OUT10) also as well as coupled to one terminal of the NOR gate (NOR), and the D flip-flop of the The output terminal Q ₂₀ of (F / F2) is connected to the final output terminal OUT20, and the other terminal of the NOR gate NOR is connected to the output terminal of the NOR gate NOR. Is connected to the input terminal D ₁₀ of the F / F1, is connected to the input terminal D _{10 of the} flip-flop F / F1, and is the output terminal Q ₁₀ of the flip-flop F / F1. ) Is connected to the output terminal D ₂₀ of the flip-flop F / F2.

이와 같이 구성한 본 고안의 작용효과를 첨부한 제5도의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the timing diagram of Figure 5 attached to the effect of the present invention configured as described above are as follows.

리세트 입력단자(RESET)로 제5도의 (b)와 같이 저전위가 입력되면, 디플립플롭(F/F1),(F/F2)은 리세트상태가 되어 그의 출력단자(Q₁₀)(Q₂₀)로 저전위를 출력하므로 최종 출력단자(OUT10),(OUT20)는 제5도의 (h),(g)와 같이 저전위가 된다.When a reset input terminal (RESET) low potential is input as a fifth degree (b), D flip-flop (F / F1), (F / F2) is a status reset its output terminal (Q ₁₀₎ ( Since the low potential is output to Q ₂₀ ), the final output terminals OUT10 and OUT20 become low potential as shown in (h) and (g) of FIG. 5.

이때 출력단자(Q₁₀)(Q₂₀)로 부터 출력되는 저전위는 노아게이트(NOR)의 입력단으로 인가되므로 그 노아게이트(NOR)는 고전위를 출력하여 상기 디플립플롭(F/F1)의 입력단자(D₁₀)로 인가한다. 따라서 입력단자(D₁₀)는 제5도의 (f)와 같다. 한편 상기 디플립플롭(F/F2)의 입력단자(D₂₀)에는 디플립플롭(F/F1)의 출력단자(Q₁₀)로 부터 출력되는 저전위가 입력되어 제5도의 (e)와 같이 된다.At this time, since the low potential output from the output terminal Q ₁₀ (Q ₂₀ ) is applied to the input terminal of the NOR gate NOR, the NOR gate outputs a high potential so that the deflection flop F / F1 Apply to input terminal D ₁₀ . Therefore, the input terminal D ₁₀ is the same as (f) of FIG. On the other hand, the low potential output from the output terminal Q ₁₀ of the deflip flop (F / F1) is input to the input terminal (D ₂₀ ) of the flip-flop (F / F2), as shown in (e) of FIG. do.

이후, 리세트 입력단자(RESET0에 제5도의 (b)와 같이 고전위가 입력되면, 상기 디플립플롭(F/F1),(F/F2)은 리세트상태에서 해제된다. 이와 같은 상태에서 클럭 입력단자(CLK)로 제5도의 (a)와 같이 클럭신호가 첫번째 인가되면, 상기 디플립플롭(F/F1),(F/F2)은 출력단자(Q₁₀)(Q₂₀)로 고전위와 저전위를 출력하므로 최종 출력단자(OUT10)은 제5도의 (h)와 같이 고전위가 되고, 최종 출력단자(OUT20)는 제5도의 (g)와 같이 저전위가 된다.Thereafter, when a high potential is input to the reset input terminal RESET0 as shown in FIG. 5 (b), the flip-flops F / F1 and F / F2 are released in the reset state. When the clock signal is first applied to the clock input terminal CLK as shown in (a) of FIG. 5, the flip-flops F / F1 and F / F2 are set to the output terminals Q ₁₀ and Q ₂₀ . Since the upper and lower potentials are output, the final output terminal OUT10 becomes high potential as shown in (h) of FIG. 5 and the final output terminal OUT20 becomes low potential as shown in (g) of FIG.

이에 따라 노아게이트(NOR)의 입력단이 고전위 및 저전위가 되므로 그의 출력단에 저전위가 출력되고, 이 저전위는 디플립플롭(F/F1)의 입력단자(D₁₀)로 인가되어 입력단자(D₁₀)는 제5도의 (바)와 같이 저전위가 되며, 상기 디플립플롭(F/F2)의 입력단자(D₂₀)에는 디플립플롭(F/F1)의 출력단자(Q₁₀)에서 출력되는 고전위가 인가되어 제5도의 (e)와 같이 고전위가 된다.Accordingly, since the input terminal of the NOR gate becomes high potential and low potential, the low potential is output to the output terminal thereof, and the low potential is applied to the input terminal D ₁₀ of the flip-flop (F / F1) to be input. (D ₁₀₎ the output terminal (Q ₁₀₎ of the first and the low potential, such as five degrees (F), the D flip-flop (F / F2), the input terminal (D _20), the D flip-flop (F / F1) of The high potential output from is applied to become a high potential as shown in (e) of FIG.

이후 클럭신호가 두번째 인가되면, 디플립플롭(F/F1)의 출력단자(Q₁₀)에 저전위를 출력하므로 최종 출력단자(OUT10)는 제5도의 (h)와 같이 저전위가 되고 디플립플롭(F/F2)의 출력단자(Q₂₀)에 고전위를 출력하므로 최종 출력단자(OUT20)는 제5도의 (g)와 같이 고전위가 된다.When the clock signal is applied a second time, since the low potential is output to the output terminal Q ₁₀ of the flip-flop F / F1, the final output terminal OUT10 becomes low potential as shown in (h) of FIG. Since the high potential is output to the output terminal Q ₂₀ of the flop F / F2, the final output terminal OUT20 becomes high potential as shown in FIG.

이에 따라 노아게이크(NOR)의 입력단은 고전위 및 저전위가 되어 그 출력은 저전위가 되므로, 디플립플롭(F/F1)의 입력단자(D₁₀)는 제5도의 (f)와 같이 저전위가 되며, 디플립플롭(F/F2)의 입력단자(D₂₀)는 제5도의 (e)와 같이 저전위가 된다.Accordingly, since the input terminal of the no-gake NOR becomes high potential and low potential and its output becomes low potential, the input terminal D ₁₀ of the deflip-flop F / F1 is as shown in FIG. 5 (f). The potential becomes low, and the input terminal D ₂₀ of the flip-flop F / F2 becomes low, as shown in (e) of FIG. 5.

이후 다시 클럭신호가 세번째 인가되면, 디플립플롭(F/F1)의 출력단자(Q₁₀)에 저전위를 출력하므로 최종 출력단자(OUT10)는 제5도의 (h)와 같이 저전위가 되고, 디플립플롭(F/F2)의 출력단자(Q₂₀)에도 저전위를 출력하므로, 최종 출력단자(OUT20)는 제5도의 (g)와 같이 저전위가 되어 초기 상태로 된다.Then, when the clock signal is applied again a third time, since the low potential is output to the output terminal Q ₁₀ of the flip-flop F / F1, the final output terminal OUT10 becomes low potential as shown in (h) of FIG. Since the low potential is also output to the output terminal Q ₂₀ of the flip-flop F / F2, the final output terminal OUT20 becomes low potential as shown in (g) of FIG. 5 to be in an initial state.

결국, 클럭신호가 인가될때마다 상기의 동작을 반복 수행하여 모듈-3 카운터 동작을 수행한다.As a result, the module-3 counter operation is performed by repeating the above operation each time the clock signal is applied.

한편, 본 고안의 모듈-3 카운터를 이용하여 모듈-12, 모듈-24등의 모듈-(3×2ⁿ)카운터로 사용하려면 모듈-3 카운터를 상위 2-비트(bit)로 하고, 나머지 하위 비트들을 기존의 n-비트 카운터로 하여 쉽게 확장할 수 있게 된다.On the other hand, to use the module-3 counter of the present invention as a module- (3 × 2 ⁿ ) counter such as module-12 or module-24, the module-3 counter is set to the upper 2-bit and the remaining lower The bits can be easily extended using existing n-bit counters.

이상에서 설명한 바와 같이 본 고안은 종래의 모듈-3 카운터 기술보다 구조가 간단하며, 클럭의 액티브구간 동안 피드백 데이타가 없기 때문에 안정한 동작이 가능하고, 또한 고속동작시에도 안정하게 동작하여 출력에서 클리치가 전혀 나타나지 않기 때문에 뒷단에 어떤 다른 로직을 연결하더라도 안정하게 동작되는 효과가 있게 된다.As described above, the present invention is simpler in structure than the conventional module-3 counter technology, and since there is no feedback data during the active period of the clock, stable operation is possible, and stable operation even at high speed operation, and thus the cleat at the output is improved. Since it doesn't appear at all, any other logic in the back end will work reliably.

Claims

The clock input terminals CLK and reset input terminals RESET are set to the clock terminals CK, CK, and reset terminals of the flip-flop (F / F1) and (F / F2). ), ( ), The output terminal Q ₁₀ of the deflip-flop F / F1 is connected to the input terminal D ₂₀ of the deflip-flop F / F2, and the deflip-flop The output terminals Q ₁₀ and Q ₂₀ of F / F1 and F / F2 are connected to the input terminal D ₁₀ of the flip-flop F / F1 through the NOR gate NOR. A module-3 counter configured by connecting the output terminals Q ₁₀ and Q _{20 of the} flip-flop F / F1 and F / F2 to the final output terminals OUT10 and OUT20. .