KR910009093B1 - Coded mark inversion coding circuit - Google Patents

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KR910009093B1
KR910009093B1 KR1019880014817A KR880014817A KR910009093B1 KR 910009093 B1 KR910009093 B1 KR 910009093B1 KR 1019880014817 A KR1019880014817 A KR 1019880014817A KR 880014817 A KR880014817 A KR 880014817A KR 910009093 B1 KR910009093 B1 KR 910009093B1
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함명식
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삼성전자 주식회사
안시환
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    • H04L17/00—Apparatus or local circuits for transmitting or receiving codes wherein each character is represented by the same number of equal-length code elements, e.g. Baudot code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes

Abstract

The circuit codes the Non-Return-To-Zero binary code using Emitter Coupled Logic ICs to generate the code mark inversion (CMI) data. The circuit includes a first flip flop (10) for transmitting the NRZ data after converting into a first and a second data (S3,S4) by synchronizing the NRZ data to the transmission clock (S1), a second flip flop (20) enabled by the state of the second data to divide the transmission clock (S1), a third flip flop (30) for generating a third and a fourth data (S5,S6) by receiving the first data and the transmission clock, a delay (40) for delaying the transmission clock signal by the delay time of the third flip flop, and a logic gate unit for generating a seventh and a eighth data by receiving the output signal of the delay and the third, the fourth and the fifth data, and generating the CMI code.

Description

부호화 마크 반전 코딩회로Coded Mark Inverting Coding Circuit

제1도는 종래에 따른 회로도.1 is a circuit diagram according to the prior art.

제2도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.

제3도는 본 발명에 따른 각부 동작 파형도.Figure 3 is a waveform diagram of each part operation according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10,20,30 : 제1, 2, 3플립플롭 40 : 지연부10,20,30: 1st, 2nd, 3rd flip flop 40: Delay part

G1-G2 : 노아게이트 G3 : 오아게이트G1-G2: Noah gate G3: Oagate

본 발명은 부호화 마크 반전(Coded Mark Inversion:이하 CMI라 칭함) 코딩(Coding)회로에 관한 것으로, 특히 범용 ECL(Emitter Coupled Logic) 집적회로를 사용하여 비제로 복귀방식(None-Return-To-Zero:이하 ″NRZ″이라 칭함)의 2진 데이타를 CMI코딩하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a coded mark inversion (hereinafter referred to as CMI) coding circuit, and in particular, a non-return-to-zero method using a general-purpose emitter coupled logic (ECL) integrated circuit. CMI coding of binary data (hereinafter referred to as " NRZ ").

일반적으로 CMI 코드는 139.264MHZ 주파수를 갖는 NRZ 데이타(Data)를 코딩하여 전송하기 위한 약속부호인데, 제1도는 상기 NRZ 신호를 CMI 코드로 변환시키는 종래의 CMI 코딩회로이다. 상기 제1도에서 데이타 전송용클럭(CK)은 제1, 제2, 제3, 제6플립플롭(1,2,3,6)의 클럭단(CK)으로 인가됨과 동시에 지연부(7)를 통해 노아게이트(G12)의 일입력단에 인가된다. 그리고 NRZ 2진 데이타는 상기 제1플립플롭(1)의 입력단(D)에 입력되어 상기 전송용클럭(CK)에 지연동기되어 출력된다. 상기 제1플립플롭(1)의 비반전 출력신호는 출력단(Q)을 통해 제2플립플롭(2)의 입력단(D)으로 입력된다. 또한 상기 제1플립플롭(1)의 반전 출력은 반전출력단(

Figure kpo00001
)으로부터 출력되어 제4플립플롭(4)의 입력단(D)으로 인가된다. 상기 제2플립플롭(2)으로 입력된 상기 제1플립플롭(1)의 비반전 출력신호는 다시 상기 전송용클럭(CK)에 의해 지연동기된다.In general, the CMI code is a promise code for coding and transmitting NRZ data having a frequency of 139.264 MHz, and FIG. 1 is a conventional CMI coding circuit for converting the NRZ signal into a CMI code. In FIG. 1, the data transmission clock CK is applied to the clock terminal CK of the first, second, third, and sixth flip-flops 1, 2, 3, and 6, and the delay unit 7 It is applied to one input terminal of the noble gate (G12) through. The NRZ binary data is inputted to the input terminal D of the first flip-flop 1, and delayed and outputted to the transmission clock CK. The non-inverted output signal of the first flip-flop 1 is input to the input terminal D of the second flip-flop 2 through the output terminal Q. In addition, the inverted output of the first flip-flop 1 has an inverted output terminal (
Figure kpo00001
) Is applied to the input terminal (D) of the fourth flip-flop (4). The non-inverted output signal of the first flip flop 1 input to the second flip flop 2 is delay-synchronized again by the transmission clock CK.

상기 제2플립플롭(2)에서 지연동기된 상기 NRZ 신호는 상기 제3플립플롭(3)의 입력단(D)으로 또다시 입력되어 상기 전송용클럭(CK)에 의해 또다시 지연동기된다. 결국 상기 NRZ 신호는 3회에 걸쳐 상기 전송용클럭(CK)에 동기된다. 상기 제3플립플롭(3)의 비반전 출력은 노아게이트(G12)의 나머지 입력단으로 입력된다. 이때 상기 노아게이트(G12)는 입력된 두 신호를 노아링하여 노아게이트(G14)의 일입력단으로 입력한다. 한편 상기 제4플립플롭(4)으로 입력된 상기 제1플립플롭(1)의 반전 출력신호는 상기 제4플립플롭(4)에서 반전 전송용클럭(

Figure kpo00002
)에 지연동기된 후 상기 제4플립플롭(4)의 비반전 출력단(Q)으로 출력된다. 이때 노아게이트(G11)는 상기 제4플립플롭(4)의 출력과 상기 반전 전송용클럭(
Figure kpo00003
)을 노아링시킨 후 제5플립플롭(5)의 클럭단(CK)으로 출력한다.The NRZ signal delay-synchronized in the second flip-flop 2 is input to the input terminal D of the third flip-flop 3 again and delay-synchronized again by the transmission clock CK. As a result, the NRZ signal is synchronized to the transmission clock CK three times. The non-inverting output of the third flip flop 3 is input to the remaining input terminal of the noar gate G12. In this case, the NOR gate G12 performs a signal on two input signals and inputs them to one input terminal of the NOR gate G14. On the other hand, the inverted output signal of the first flip-flop 1 input to the fourth flip-flop 4 is the inverted transfer clock (4) in the fourth flip-flop 4.
Figure kpo00002
After the delay synchronization is output to the non-inverting output terminal (Q) of the fourth flip-flop (4). At this time, the NOR gate G11 outputs the fourth flip-flop 4 and the inversion transfer clock (
Figure kpo00003
) Is outputted to the clock stage CK of the fifth flip-flop 5.

이때 상기 제5플립플롭(5)은 일종의 T형 플립플롭으로서 상기 노아게이트(G11)의 출력을 2분주한다. 그리고 상기 제5플립플롭(5)에서 분주되어 출력되는 신호는 제6플립플롭(6)의 입력단(D)으로 입력되어 상기 전송용클럭(CK)에 지연동기된 후 상기 노아게이트(G13)의 나머지 입력단으로 출력된다. 이때 상기 노아게이트(G13)는 상기 제3플립플롭(3)의 반전 출력단(

Figure kpo00004
)의 출력신호와 상기 제6플립플롭(6)의 출력을 노아링한 후 노아게이트(G14)의 타입력단으로 출력한다. 이때 최종적으로 상기 게이트(G14)를 통해 노아링된 신호는 상기 NRZ 신호가 CMI 신호로 코딩된 신호가 된다.At this time, the fifth flip-flop 5 is a T-type flip-flop and divides the output of the noble gate G11 in two. The signal divided and output from the fifth flip-flop 5 is inputted to the input terminal D of the sixth flip-flop 6 to be delayed and synchronized with the transmission clock CK, and then the The remaining inputs are output. At this time, the noah gate (G13) is the inverted output terminal (3) of the third flip-flop (3)
Figure kpo00004
After outputting the output signal of < RTI ID = 0.0 >) and < / RTI > the output of the sixth flip flop 6, the output signal is output to the type force stage of the noar gate G14. At this time, the signal ended through the gate G14 becomes a signal coded by the NRZ signal as a CMI signal.

그런데 상기 제1도의 종래회로는 상기 NRZ 신호를 CMI 신호로 코딩함에 있어서 비반전 전송용클럭(CK)과 반전 전송용클럭(

Figure kpo00005
)을 동시에 사용하기 때문에 필연적으로 상기 두 클럭을 사용하기 위한 회로가 부가되어야 하므로 회로가 복잡해지는 문제점이 있었다.However, in the conventional circuit of FIG. 1, the non-inverting transmission clock CK and the inversion transmission clock (
Figure kpo00005
Since a circuit for using the two clocks must be added since the simultaneous use of), the circuit is complicated.

또한 회로가 복잡해짐으로서 원가가 상승할 뿐만 아니라 신뢰성 저하 및 전력 소비의 증가를 초래하는 단점도 아울러 갖고 있었다.In addition, the complexity of the circuit not only increases the cost but also has the disadvantage of lowering reliability and increasing power consumption.

따라서 본 발명의 목적은 단일의 클럭만을 사용하고 간단하면서도 신뢰성이 향상된 CMI 코딩회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a CMI coding circuit which uses only a single clock and has improved reliability.

이하 본 발명을 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제2도는 본 발명에 따른 회로도로서, NRZ 데이타신호(S2) 및 전송용클럭(S1)를 받아 전송용클럭(S1)에 NRZ 데이타를 동기시켜 출력시키되 서로 상반된 상태를 갖는 제1, 2데이타신호(S3,S4)로서 변환 출력시키는 제1플립플롭(10)과, 상기 제2데이타신호(S4) 및 상기 전송용클럭(S1)을 받아 상기 제2데이타의 상태에 따라 인에이블되어 상기 전송용클럭(S1)을 분주하는 제2플립플롭(20)과, 상기 제1데이타신호(S3)와 상기 전송용클럭(S1)을 받아 상기 제2플립플롭(20)의 출력과 같은 동기 상태를 갖는 상태이고 서로 상반된 상태를 갖는 제3, 4데이타신호(S5,S6)를 발생 출력하는 제3플립플롭(30)과, 상기 전송용클럭(S1)를 상기 제3플립플롭(30)의 전송 지연시간과 같은 지연시간으로 지연하여 출력하는 지연기(40)와, 상기 지연기(40)의 지연출력 및 상기 제3, 4, 5데이타신호(S5,S6,S7)를 받아 제3데이타신호(S5)에 따라 반전된 출력신호인 제7, 8데이타신호(S9,S10)를 발생하면서 이 제7, 8데이타신호(S9,S10)를 논리연산하여 최종적으로 상기 NRZ 신호를 CMI 코딩한 신호(S11)로 출력하는 논리조합수단으로 구성한다.2 is a circuit diagram according to the present invention, which receives the NRZ data signal S2 and the transmission clock S1 and synchronously outputs the NRZ data to the transmission clock S1, but having first and second data signals having opposite states. The first flip-flop 10 to be converted and outputted as S3 and S4, the second data signal S4 and the transmission clock S1 are received and enabled according to the state of the second data. The second flip-flop 20 for dividing the clock S1 and the first data signal S3 and the transmission clock S1 have the same synchronization state as that of the output of the second flip-flop 20. A third flip-flop 30 generating and outputting third and fourth data signals S5 and S6 having a state opposite to each other and the transmission clock S1 delaying the third flip-flop 30. A delay unit 40 delaying and outputting a delay time such as a time, a delay output of the delay unit 40, and the third, fourth, and fifth data signals S5, S6, and S7. Receiving the seventh and eighth data signals S9 and S10, which are output signals inverted according to the third data signal S5, and performing logical operation on the seventh and eighth data signals S9 and S10 to finally perform the NRZ signal. Is composed of logical combining means for outputting the CMI-coded signal S11.

제3도는 본 발명에 따른 각부 동작 파형도이다.3 is a waveform diagram of operating parts according to the present invention.

우선 NRZ 데이타신호(S2)가 제1플립플롭(10)의 입력단(D1)으로 입력되고, 전송용클럭(S1)이 제1플립플롭(10)의 클럭단(CK1)으로 입력되며, 아울러 상기 전송용클럭(S1)은 제3a도의 파형과 같고, NRZ 데이타신호(S2)는 상기 제3b도의 파형과 같다고 가정한다.First, the NRZ data signal S2 is input to the input terminal D1 of the first flip-flop 10, and the transmission clock S1 is input to the clock terminal CK1 of the first flip-flop 10. It is assumed that the transmission clock S1 is the same as the waveform of FIG. 3a and the NRZ data signal S2 is the same as the waveform of FIG. 3b.

이때 상기 제1플립플롭(10)에 입력되는 상기 NRZ 데이타신호(S2)는 상기 전송용클럭(S1)에 의해 지연동기된 후 비반전 출력단(Q1)과 반전 출력단(

Figure kpo00006
)을 통해 제1, 2데이타신호(S3,S4)가 각각 대응하여 출력된다. 이때 상기 제1, 2 데이타신호(S3,S4)는 상기 제3c, d도의 파형과 같고 제3플립플롭(30)의 입력단(D3)와 제2플립플롭(20)의 클럭인에이블단(CE)으로 각기 대응하여 출력된다.At this time, the NRZ data signal S2 input to the first flip-flop 10 is delay-synchronized by the transmission clock S1, and then the non-inverting output terminal Q1 and the inverting output terminal (
Figure kpo00006
The first and second data signals S3 and S4 are correspondingly outputted through Rx and Rx2. In this case, the first and second data signals S3 and S4 are the same as the waveforms of the third c and d degrees, and the clock enable end CE of the input terminal D3 of the third flip-flop 30 and the second flip-flop 20. ) Are output corresponding to each.

상기 제1, 제2, 제3플립플롭(10,20,30)은 모두 ECL 소자로 사용하는데, 통상적으로 범용 BCL 논리소자에서는 클럭인에이블단(CE)의 신호가 로직 로우신호일때 액티브되도록 되어 있으므로 상기 제1, 제2, 제3플립플롭은 상기 전송용클럭(S1)가 로우 상태일때 액티브된다.The first, second, and third flip-flops 10, 20, and 30 are all used as ECL devices. In general, general-purpose BCL logic devices are activated when the signal of the clock enable stage CE is a logic low signal. Therefore, the first, second and third flip-flops are activated when the transmission clock S1 is in a low state.

따라서 상기 제1플립플롭(10)의 반전 출력인 제2데이타신호(S4)가 로우신호일때만 상기 제2플립플롭(20)은 2분주회로로서 동작한다. 이때 상기 제2플립플롭(20)은 상기 제1플립플롭(10)의 반전 출력신호를 2분주하여 비반전 출력단(Q2)을 통해 제5데이타신호(S7)로서 출력한다.Therefore, the second flip flop 20 operates as a two-division circuit only when the second data signal S4, which is the inverted output of the first flip flop 10, is a low signal. At this time, the second flip-flop 20 divides the inverted output signal of the first flip-flop 10 into two and outputs it as the fifth data signal S7 through the non-inverted output terminal Q2.

그러나 상기 제2데이타신호(S4)가 하이 상태일 경우는 제2플립플롭(20)은 출력신호에 영향을 주지 않는다. 그리고 상기 제2플립플롭(20)의 출력신호인 제5데이타신호(S7)는 제3g도의 파형과 같다. 또한 상기 제2플립플롭(20)의 반전 출력단(

Figure kpo00007
)을 통해 출력하는 신호인 제6데이타신호(S8)는 제2플립플롭(20)의 입력단자(D2)로 입력하고, 이 입력되는 신호는 제3h도의 파형과 같다. 한편 상기 제1데이타신호(S3)는 상기 제3플립플롭(30)의 입력단(D3)으로 입력되면 상기 제3플립플롭(30)의 클럭단(CK3)으로 입력되는 상기 전송용클럭(S1)에 의해 지연동기된 후 비반전 출력단(Q3) 및 반전 출력단(
Figure kpo00008
)을 통해 제3, 4데이타신호(S5,S6)로서 변환 출력된다. 이때 상기 제3, 4데이타신호(S5,S6)는 상기 제2플립플롭(20)의 출력신호인 제5데이타신호(S7)와 동기된 상태이고, 상기 제3e도 및 제3f도의 파형과 같은 형태를 갖는다. 또 한편 상기 지연기(40)는 상기 제3플립플롭(30)의 지연시간과 같은 지연시간으로 상기 전송용클럭신호(S1)를 지연한다. 이때 논리조합수단은 상기 지연기(40)의 출력 및 상기 제3-제5데이타신호(S5-S7)를 받아 노아게이트(G1)으로 상기 지연기(40)의 출력과 상기 제3플립플롭(30)의 비반전 출력신호인 제3데이타신호(S5)를 통해 노아링한다. 이때 상기 제3플립플롭(30)의 출력신호와 지연기(40)의 출력신호와의 노아링은 글리치(Glitch) 발생 등을 억제하여 데이타의 오류를 방지하게 된다. 또한 상기 제2플립플롭(20)의 출력과 상기 제3플립플롭(30)의 반전 출력인 제4데이타신호(S6)는 노아게이트(G2)를 통해 노아링된다. 이때 상기 노아게이트(G1,G2)의 출력은 제7, 제8데이타신호(S9,S10)로서 상기 제3i도와 제3j도와 같은 파형을 갖는다.However, when the second data signal S4 is in a high state, the second flip-flop 20 does not affect the output signal. The fifth data signal S7, which is an output signal of the second flip flop 20, is the same as the waveform of FIG. 3g. In addition, the inverted output terminal of the second flip-flop 20 (
Figure kpo00007
The sixth data signal S8, which is a signal outputted through the reference signal), is input to the input terminal D2 of the second flip-flop 20, and the input signal is the same as the waveform of FIG. 3h. Meanwhile, when the first data signal S3 is input to the input terminal D3 of the third flip flop 30, the transmission clock S1 is input to the clock terminal CK3 of the third flip flop 30. Non-inverted output (Q3) and inverted output (
Figure kpo00008
Is converted into the third and fourth data signals S5 and S6. In this case, the third and fourth data signals S5 and S6 are in a state synchronized with the fifth data signal S7 which is an output signal of the second flip-flop 20, and is the same as the waveforms of FIGS. Take form. On the other hand, the delay unit 40 delays the transmission clock signal S1 by the same delay time as that of the third flip-flop 30. At this time, the logic combining means receives the output of the delayer 40 and the third- fifth data signal S5-S7, and outputs the delay of the delayer 40 and the third flip-flop to the noar gate G1. Noir is performed through the third data signal S5, which is a non-inverted output signal of 30). At this time, the Noaring between the output signal of the third flip-flop 30 and the output signal of the delayer 40 suppresses the occurrence of glitches, thereby preventing data errors. In addition, the fourth data signal S6, which is the output of the second flip-flop 20 and the inverted output of the third flip-flop 30, is subjected to noaring through the noar gate G2. In this case, the outputs of the noble gates G1 and G2 are the seventh and eighth data signals S9 and S10 and have the same waveform as the third i and third j diagrams.

상기 노아게이트(G2)에서는 상기 제4데이타신호(S6)와 상기 제5데이타신호를 노아링할때 노아링한 결과로서 제8데이타신호(S10)를 출력하게 되는데, 이때 상기 제8데이타신호(S10)는 제3h도와 같은 파형을 갖게 된다.The noah gate G2 outputs an eighth data signal S10 as a result of the noarization when the fourth data signal S6 and the fifth data signal are noarized, wherein the eighth data signal ( S10) has a waveform as shown in FIG. 3h.

그리고 상기 제7, 제8데이타신호(S9,S10)는 다시 오아게이트(G3)로 입력되어 서로 논리합되는데, 이때 상기 오아게이트(G3)에서 논리합되어 출력되는 신호는 상기 NRZ 데이타신호(S2)가 2클럭지연되어 CMI 데이타로 코딩된 제9데이타신호(S11)로서 출력된다. 상기 제9데이타신호(S11)는 제3k도 파형과 같고, 이 신호의 이진화 데이타는 제3l도 파형과 같다.The seventh and eighth data signals S9 and S10 are inputted to the oragate G3 again to be OR'd with each other, and at this time, the NRZ data signal S2 is a result of being ORed to the OR gate G3. It is delayed by two clocks and output as a ninth data signal S11 coded with CMI data. The ninth data signal S11 is the same as the waveform of 3k, and the binarization data of this signal is the same as the waveform of 3l.

이와 같이 본 발명은 범용 ECL 집적회로를 이용 상기 NRZ 2진 데이타를 CMI 데이타로 코딩함에 있어 간단하면서도 신뢰성이 양호함과 동시 저소비전력으로 데이타 전송을 행할 수 있는 이점이 있다.As described above, the present invention has advantages in that the NRZ binary data can be coded into CMI data using a general-purpose ECL integrated circuit.

Claims (1)

소정 전송용클럭(CK)에 동기하여 NRZ 데이타신호(S2)를 부호화 마크 반전(CMI) 코딩하는 회로에 있어서, NRZ 데이타신호(S2) 및 전송용클럭(S1)를 받아 전송용클럭(S1)에 NRZ 데이타를 동기시켜 출력시키되 서로 상반된 상태를 갖는 제1, 2데이타신호(S3,S4)로서 변환 출력시키는 제1플립플롭(10)과, 상기 제2데이타신호(S4) 및 상기 전송용클럭(S1)을 받아 상기 제2데이타의 상태에 따라 인에이블되어 상기 전송용클럭(S1)을 분주하는 제2플립플롭(20)과, 상기 제1데이타신호(S3)와 상기 전송용클럭(S1)을 받아 상기 제2플립플롭(20)의 출력과 같은 동기 상태를 갖는 상태이고 서로 상반된 상태를 갖는 제3, 4데이타신호(S5,S6)를 발생 출력하는 제3플립플롭(30)과, 상기 전송용클럭(S1)를 상기 제3플립플롭(30)의 전송 지연시간과 같은 지연시간으로 지연하여 출력하는 지연기(40)와, 상기 지연기(40)의 지연출력 및 상기 제3, 4, 5데이타신호(S5,S6,S7)를 받아 제3데이타신호(S5)에 따라 반전된 출력신호인 제7, 8데이타신호(S9,S10)를 발생하면서 이 제7, 8데이타신호(S9,S10)를 논리연산하여 최종적으로 상기 NRZ 신호를 CMI 코딩한 신호(S11)를 출력하는 논리조합수단으로 구성함을 특징으로 하는 부호화 마크 반전 코딩회로.In a circuit for encoding an NRZ data signal (S2) by encoding mark inversion (CMI) in synchronization with a predetermined transmission clock (CK), the transmission clock (S1) receives the NRZ data signal (S2) and the transmission clock (S1). A first flip-flop 10 for synchronizing and outputting the NRZ data as the first and second data signals S3 and S4 having opposite states, and the second data signal S4 and the transmission clock. A second flip-flop 20 which receives the signal S1 and is enabled according to the state of the second data and divides the transmission clock S1, the first data signal S3 and the transmission clock S1; A third flip-flop 30 which receives and outputs the third and fourth data signals S5 and S6 having the same synchronization state as that of the output of the second flip-flop 20 and having mutually opposite states; A delay unit 40 delaying the transmission clock S1 with a delay time equal to a transmission delay time of the third flip-flop 30, and outputting the delayed clock S1; A seventh and eighth data signal S9 which is an output signal inverted according to the third data signal S5 by receiving the delayed output of the delay unit 40 and the third, fourth and fifth data signals S5, S6 and S7; And a logic combining means for generating the S7, the seventh and eighth data signals S9 and S10, and finally outputting a CMI-coded signal S11 of the NRZ signal. Inverted coding circuitry.
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