KR100314675B1 - Apparatus for bi-phase in digital television - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims 2
- 230000008054 signal transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
본 발명은 디지털 텔레비전의 양위상 디코더를 제공하기 위한 것으로, 이러한 본 발명은 인터페이스 클럭을 2분주시켜 데이터 변환부의 칩 인에이블 제어신호인 트랜스포트 클럭을 출력하는 칩 인에이블부와; 상기 칩 인에이블부에서 출력되는 트랜스포트 클럭의 제어를 받아 양위상 코드의 데이터를 입력받아 NRZ 데이터로 변환시키는 데이터 변환부로 구성하여, 디지털 텔레비전의 신호 전송에서 종래 보다 간단하고 소자가 적게 사용되도록 하여 SMPTE의 310 규격에 맞는 디코더를 구현할 수 있게 되는 것이다.The present invention is to provide a two-phase decoder of a digital television, the present invention comprises a chip enable unit for outputting a transport clock which is a chip enable control signal of the data conversion unit by dividing the interface clock; It is composed of a data converter which receives the data of the two-phase code under the control of the transport clock output from the chip enable unit and converts it into NRZ data, so that a simpler and fewer elements are used in the signal transmission of the digital television. It is possible to implement a decoder that meets SMPTE's 310 standard.
Description
본 발명은 디지털 텔레비전의 양위상 디코더에 관한 것으로, 특히 디지털 텔레비전의 신호 전송에서 종래 보다 간단하고 소자가 적게 사용되도록 하여 SMPTE(Society of Motion Picture and Television Engineers, 미국의 영화·텔레비전 기술자 협회)의 310 규격에 적당하도록 한 디지털 텔레비전의 양위상 디코더에 관한 것이다.The present invention relates to a two-phase decoder of a digital television, and in particular, it is simpler and uses fewer elements in the signal transmission of a digital television, so that SMPTE (Society of Motion Picture and Television Engineers) 310 The present invention relates to a two-phase decoder of a digital television adapted to the standard.
도1은 종래 디지털 텔레비전의 양위상 디코더의 회로구성도이다.1 is a circuit configuration diagram of a two-phase decoder of a conventional digital television.
이에 도시된 바와 같이, 입력 클럭이 2분주 되도록 하는 칩 인에이블(Chip Enable)부(10)와; 상기 칩 인에이블부(10)와 연결되어, 디코더의 리드 클럭 타이밍(read clock timing)을 제어하는 제어부(20)와; 양위상(Bi-Phase) 코드의 데이터를 입력받아 NRZ(Non Return to Zero, 비영 복귀) 데이터로 변환시키는 데이터 변환부(40)로 구성된다.As shown in the figure, a chip enable unit 10 for dividing the input clock by two; A control unit 20 connected to the chip enable unit 10 to control read clock timing of a decoder; A data converter 40 receives data of a bi-phase code and converts the data into non-zero return (NRZ) data.
상기에서 칩 인에이블부(10)는, 인터페이스 클럭을 입력받아 1분주시킨 클럭을 출력하는 제1 디플립플롭(11)과; 상기 제1 디플립플롭(11)에서 출력된 클럭의 위상을 반전시켜 상기 제1 디플립플롭(11)의 데이터 입력단으로 전달하는 제1 인버터(12)와; 상기 제1 디플립플롭(11)의 출력과 상기 제어부(20) 내의 카운터(24)의 출력을 부정논리합 연산하는 제1 부정논리합소자(13)와; 상기 제1 부정논리합소자(13)의 출력을 입력받고, 상기 인터페이스 클럭을 입력받아 1분주시키는 제2 디플립플롭(14)으로 구성된다.The chip enable unit 10 includes: a first deflip-flop 11 for receiving an interface clock and outputting a clock divided by one; A first inverter (12) for inverting the phase of the clock output from the first flip-flop (11) and transferring it to a data input terminal of the first flip-flop (11); A first negative logic element (13) for performing a negative logic sum operation on the output of the first flip-flop (11) and the output of the counter (24) in the control unit (20); The second negative flip-flop 14 receives the output of the first negative logic element 13 and receives the interface clock.
상기에서 제어부(20)는, 상기 칩 인에이블부(10) 내의 제1 디플립플롭(11)에서 출력된 트랜스포트 클럭과 제7 인버터(32)의 출력을 논리곱 연산하는 제1 논리곱소자(21)와; 상기 제1 논리곱소자(21)의 출력과 제3 논리곱소자(31)의 출력을 논리합 연산하는 제1 논리합 소자(22)와; 상기 제1 논리합 소자의 출력을 입력받고 인터페이스 클럭을 입력받아 1분주시키는 제3 디플립플롭(23)과; 상기 제3 디플립플롭(23)의 출력을 입력받아 카운트하는 카운터(24)와; 상기 카운터(24)의 출력 신호의 위상을 반전시키는 제2 내지 제6 인버터(25 ~ 29)와; 상기 카운터(24)의 출력과 상기 제2 인버터(25)의 출력을 입력받아 논리곱 연산하는 제2 논리곱소자(30)와; 상기 카운터(24)의 출력과 상기 제3 내지 제6 인버터(26 ~ 29)의 출력을 입력받아 논리곱 연산하는 제3 논리곱소자(31)와; 상기 제2 논리곱소자(30)의 출력 신호의 위상을 반전시키는 제7 인버터(32)로 구성된다.In this case, the controller 20 is a first logical multiplication device for performing an AND operation on the transport clock output from the first flip-flop 11 in the chip enable unit 10 and the output of the seventh inverter 32. 21; A first logical sum element (22) for performing an OR operation on the output of the first logical AND element (21) and the output of the third logical AND element (31); A third deflip-flop (23) for receiving an output of the first AND gate and dividing an interface clock by one; A counter 24 for receiving and counting an output of the third flip-flop 23; Second to sixth inverters 25 to 29 for inverting the phase of the output signal of the counter 24; A second logical multiplication device (30) for receiving the output of the counter (24) and the output of the second inverter (25) and performing logical AND operation; A third logical multiplication device (31) for receiving the output of the counter (24) and the outputs of the third to sixth inverters (26 to 29) and performing an AND operation; And a seventh inverter 32 which inverts the phase of the output signal of the second logical product element 30.
상기에서 데이터 변환부(40)는, 인터페이스 클럭을 입력받고 데이터를 입력받아 지연시키는 제4 디플립플롭(41)과; 상기 인터페이스 클럭을 입력받고 상기 제4 디플립플롭(41)의 출력신호를 입력받아 지연시키는 제5 디플립플롭(42)과; 상기 제5 디플립플롭(42)의 출력과 상기 인터페이스 클럭을 입력받아 부정논리합 연산하는 제2 부정논리합소자(43)와; 상기 인터페이스 클럭을 입력받고 상기 부정논리합소자(43)의 출력을 입력받아 지연시키는 제6 디플립플롭(44)과; 상기 인터페이스 클럭을 입력받고 상기 칩 인에이블부(10) 내의 제2 디플립플롭(14)에서 출력되는 신호에 따라 인에이블되어 상기 제6 디플립플롭(44)의 출력을 입력받아 지연시키는 제7 디플립플롭(45)과; 상기 제6 디플립플롭(44)의 출력신호의 위상을 반전시키는 제7 인버터(46)로 구성된다.The data converter 40 may include: a fourth deflip-flop 41 for receiving an interface clock and receiving and delaying data; A fifth deflip-flop (42) for receiving the interface clock and receiving and delaying an output signal of the fourth de-flip-flop (41); A second negative logic element 43 for receiving an output of the fifth flip-flop 42 and the interface clock and performing a negative logic sum operation; A sixth flip-flop (44) for receiving the interface clock and receiving and delaying the output of the negative logic element (43); A seventh to receive the interface clock and to be enabled according to a signal output from the second flip-flop 14 in the chip enable unit 10 to receive and delay the output of the sixth flip-flop 44. A deflip-flop 45; The seventh inverter 46 inverts the phase of the output signal of the sixth flip-flop 44.
여기서 양위상 코드의 인코딩 규칙은 다음과 같다.Here, the encoding rule of the two-phase code is as follows.
1) 모든 비트의 시작점('1' 또는 '0')에서는 트랜지션(Transition)이 일어난다.1) A transition occurs at the beginning of every bit ('1' or '0').
2) 논리 '1'의 경우 비트의 중간에서 트랜지션이 일어난다.2) In the case of logic '1', a transition occurs in the middle of the bit.
3) 논리 '0'의 경우 비트의 중간에서 트랜지션이 일어나지 않는다.3) For logic '0', no transition occurs in the middle of the bit.
도3은 일반적인 양위상 코드의 인코딩 규칙(Encoding Rule)을 보인 파형도이다.3 is a waveform diagram showing an encoding rule of a general two-phase code.
그래서 도3에서, Transport Clock(전송 클럭)은 전송 데이터의 레이트(Rate)를 표시하는 것이고, NRZ Data는 실제 전송데이터이며, Interface Clock(정합 클럭)은 데이터 내부에서의 transition을 유도하기 위한 클럭이고, Biphase Data는 NRZ Data가 Bi-Phase-Encoding된 데이터이다. 따라서 인코딩에는 Transport Clock과 Interface Clock의 2개가 필요하게 된다.So in Figure 3, the Transport Clock is the rate of transmission data, the NRZ Data is the actual transmission data, and the Interface Clock is the clock to induce the transition within the data. , Biphase Data is Bi-Phase-Encoded data of NRZ Data. Therefore, two encodings, a transport clock and an interface clock, are required.
또한 디코더도 인코더와 마찬가지로 Transport Clock과 Interface Clock의 2개의 클럭이 필요하다.The decoder also needs two clocks, just like the encoder, the transport clock and the interface clock.
도1에서 CLK가 인터페이스 클럭이 되고, CLK의 2분주 신호가 트랜스포트 클럭이 된다. 그래서 인코딩 규칙을 살펴보면, '1'은 비트 중간에서 트랜지션이 발생하기 때문에 제1 부정논리합소자(13)에서 수행하는 연속된 입력 데이터의 부정논리합 값은 항상 '1'이 된다. 그리고 '0'의 경우에는 비트 중간에 트랜지션이 발생하지 않기 때문에 연속된 입력 데이터의 부정논리합값은 '0'이 된다.In Fig. 1, the CLK becomes the interface clock, and the two divided signals of the CLK become the transport clock. Thus, in the encoding rule, since '1' is a transition in the middle of the bit, the negative logical sum value of the continuous input data performed by the first negative logical element 13 is always '1'. In the case of '0', since no transition occurs in the middle of the bit, the negative logical sum value of the continuous input data becomes '0'.
따라서 2개의 연속적인 입력 데이터를 부정논리합 연산하여 취한 값을 이용하여 디코더에서는 실제 전송 속도에 맞게 CLK를 2분주한 클럭(트랜스포트 클럭)을 처리한 신호가 도1에서 CNTRL0 신호인데, 이 신호가 데이터 변환부(40)의 read enable 신호로 사용된다.Therefore, the signal processed by the clock (transport clock) divided into two CLKs according to the actual transmission speed by using a value obtained by performing a negative logic operation on two consecutive input data is a CNTRL0 signal in FIG. It is used as a read enable signal of the data converter 40.
그리고 트랜스포트 클럭의 '하이'와 '로우'를 선택하기 위한 제어 블록이 사용된다.A control block is used to select the 'high' and 'low' of the transport clock.
그래서 카운터(24)는 각각 5비트로 구성된 up/down counter 인데, 최상위 비트인 A4가 트랜스포트 클럭의 '하이'와 로우'를 선택하여 CNTRL0 신호를 만든다. A4의 상태는 카운터(24)의 업/다운 단자에 의해 제어되는데, 이것은 다시 A0, A1, …, A4 비트들로 구성된 제2 및 제3 논리곱소자(30)(31)에 의해 조정된다.Thus, the counter 24 is an up / down counter composed of 5 bits each, and the most significant bit A4 selects 'high' and 'low' of the transport clock to generate the CNTRL0 signal. The state of A4 is controlled by the up / down terminals of the counter 24, which in turn A0, A1,... , By the second and third logical multiplication elements 30, 31 consisting of A4 bits.
이에 따라 트랜스포트 클럭의 '하이'와 '로우'를 선택해서 제어신호를 만들어주는 이유는 양위상 코드의 특성상 트랜스포트 클럭의 '하이' 또는 '로우'로 부정논리합 연산의 결과를 읽어오면, 둘 중 하나의 결과가 항상 '1'이 나올 때가 있다. 따라서 제대로 읽어야 할 타이밍을 결정해주는 제어부(20)가 반드시 필요하게 된다.Accordingly, the reason for creating the control signal by selecting 'high' and 'low' of the transport clock is that the result of the negative logical sum operation is read as 'high' or 'low' of the transport clock due to the characteristics of the two-phase code. The result of one of these is always '1'. Therefore, the control unit 20 to determine the timing to read properly is necessary.
그러나 종래에는 입력 CLK를 2분주한 트랜스포트 클럭을 처리한 CNTRL0 신호가 read enable 신호로 사용하는데, 올바른 read enable 신호인 CNTRL0을 구현하기 위해서 사용되는 제어 블록에는 많은 소자를 필요로 하게 되는 단점이 있었다. 즉, 각각 5비트로 구성된 업 카운터와 다운 카운터로 구성된 카운터와, 초기화와 상태 제어를 위한 논리곱 소자들 등이 필요하기 때문에 구현이 어렵고 비용이 많이 소요되는 문제점이 있었다.However, conventionally, the CNTRL0 signal processing the transport clock divided by the input CLK is used as a read enable signal. However, a control block used to implement a correct read enable signal, CNTRL0, requires a large number of devices. . In other words, since a counter consisting of an up counter and a down counter each consisting of 5 bits and a logical product for initialization and state control are required, the implementation is difficult and expensive.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 디지털 텔레비전의 신호 전송에서 종래 보다 간단하고 소자가 적게 사용되도록 하여 SMPTE의 310 규격에 맞출 수 있는 디지털 텔레비전의 양위상 디코더를 제공하는 데 있다.Accordingly, the present invention has been proposed to solve the above-mentioned conventional problems, and an object of the present invention is to simplify the digital television signal transmission and to use less than conventional devices, which can meet the SMPTE 310 standard. It is to provide a two-phase decoder of.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 디지털 텔레비전의 양위상 디코더는,In order to achieve the above object, the two-phase decoder of the digital television according to the present invention,
인터페이스 클럭을 2분주시켜 데이터 변환부의 칩 인에이블 제어신호인 트랜스포트 클럭을 출력하는 칩 인에이블부와; 상기 칩 인에이블부에서 출력되는 트랜스포트 클럭의 제어를 받아 양위상 코드의 데이터를 입력받아 NRZ 데이터로 변환시키는 데이터 변환부로 이루어짐을 그 기술적 구성상의 특징으로 한다.A chip enable unit which divides the interface clock into two and outputs a transport clock which is a chip enable control signal of the data converter; Technical features of the present invention include a data converter configured to receive data of two-phase code under the control of the transport clock output from the chip enable unit and convert the data of the two-phase code into NRZ data.
도1은 종래 디지털 텔레비전의 양위상 디코더의 회로구성도이고,1 is a circuit configuration diagram of a two-phase decoder of a conventional digital television;
도2는 본 발명에 의한 디지털 텔레비전의 양위상 디코더의 회로구성도이며,2 is a circuit configuration diagram of a two-phase decoder of a digital television according to the present invention;
도3은 일반적인 양위상 코드의 인코딩 규칙을 보인 파형도이다.3 is a waveform diagram showing an encoding rule of a general two-phase code.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
50 : 칩 인에이블부 60 : 데이터 변환부50: chip enable unit 60: data conversion unit
이하, 상기와 같은 본 발명 디지털 텔레비전의 양위상 디코더의 기술적 사상에 따른 일실시예를 설명하면 다음과 같다.Hereinafter, an embodiment according to the technical idea of the two-phase decoder of the present invention as described above is as follows.
도2는 본 발명에 의한 디지털 텔레비전의 양위상 디코더의 회로구성도이다.2 is a circuit configuration diagram of a two-phase decoder of a digital television according to the present invention.
이에 도시된 바와 같이, 인터페이스 클럭을 2분주시켜 데이터 변환부(60)의 칩 인에이블 제어신호인 트랜스포트 클럭을 출력하는 칩 인에이블(Chip Enable)부(50)와; 상기 칩 인에이블부(10)에서 출력되는 트랜스포트 클럭의 제어를 받아 양위상(Bi-Phase) 코드의 데이터를 입력받아 NRZ(Non Return to Zero, 비영 복귀) 데이터로 변환시키는 데이터 변환부(40)로 구성된다.As shown therein, a chip enable unit 50 for dividing the interface clock into two and outputting a transport clock which is a chip enable control signal of the data converter 60; Under the control of the transport clock output from the chip enable unit 10, a data converter 40 which receives data of a bi-phase code and converts it into NRZ (Non Return to Zero) data It is composed of
상기에서 칩 인에이블부(50)는, 제1 디플립플롭(52)에서 출력된 신호의 위상을 반전시켜 상기 제1 디플립플롭(11)의 데이터 입력단으로 전달하는 제1 인버터(51)와; 상기 제1 인버터(51)의 신호를 입력받고 인터페이스 클럭을 입력받아 1분주시켜 출력하는 제1 디플립플롭(52)과; 상기 인터페이스 클럭을 입력받고 상기 제1 디플립플롭(52)의 신호를 입력받아 1분주시켜 제1 칩 인에이블 신호를 출력하는 제2 디플립플롭(53)과; 상기 인터페이스 클럭을 입력받고 상기 제1 인버터(51)의 신호를 입력받아 1분주시켜 제2 칩 인에이블 신호를 출력하는 제3 디플립플롭(54)으로 구성된다.The chip enable unit 50 may include a first inverter 51 which inverts a phase of a signal output from the first flip-flop 52 and transfers the signal to the data input terminal of the first flip-flop 11. ; A first deflip-flop (52) for receiving a signal from the first inverter (51), receiving an interface clock, and dividing the signal by one division; A second flip-flop (53) which receives the interface clock and divides the signal of the first flip-flop (52) into one and outputs a first chip enable signal; And a third deflip-flop 54 which receives the interface clock, receives the signal of the first inverter 51, divides the signal by one, and outputs a second chip enable signal.
상기에서 데이터 변환부(60)는, 인터페이스 클럭을 입력받고 양위상 코드의 데이터를 입력받아 지연시키는 제4 디플립플롭(61)과; 상기 인터페이스 클럭을 입력받고 상기 제4 디플립플롭(61)의 출력신호를 입력받아 지연시키는 제5 디플립플롭(62)과; 상기 제4 및 제5 디플립플롭(61)(62)의 출력을 입력받아 부정논리합 연산하는 부정논리합소자(63)와; 상기 인터페이스 클럭을 각각 입력받고, 상기 칩 인에이블부(50)에서 출력되는 제1 및 제2 칩 인에이블 신호에 따라 각각 상기 부정논리합소자(63)의 출력을 지연시키는 제6 및 제7 디플립플롭(64)(65)과; 상기 제6 및 제7 디플립플롭(64)(65)의 출력을 입력받아 논리곱 연산하여 NRZ 신호로 변환된 데이터를 출력하는 논리곱소자(66)로 구성된다.The data converter 60 includes: a fourth deflip-flop 61 for receiving an interface clock and receiving data of a two-phase code; A fifth deflip-flop (62) for receiving the interface clock and receiving and delaying an output signal of the fourth deflip-flop (61); A negative logic element (63) for receiving a negative logic sum operation from the outputs of the fourth and fifth deflip-flops (61, 62); A sixth and seventh deflip to receive the interface clock and delay the output of the negative logic element 63 according to the first and second chip enable signals output from the chip enable unit 50, respectively. Flops 64 and 65; And a logical AND element 66 that receives the outputs of the sixth and seventh flip-flops 64 and 65 and performs logical AND operation to output data converted into an NRZ signal.
이와 같이 구성된 본 발명에 의한 디지털 텔레비전의 양위상 디코더의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The operation of the two-phase decoder of the digital television according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.
먼저 본 발명은 종래와 장치와는 달리 칩 인에이블부(50)와 데이터 변환부(60)를 변형하여 구성하여 제어부를 없앴다. 즉, 2개의 연속된 입력 데이터를 부정논리합소자(63)에서 부정논리합 연산한 값을 이용하여 전송데이터를 추출하고, 입력된 클럭을 2분주하여 트랜스포트 클럭을 만드는 것은 종래의 장치와 같지만, 디코더에서 제일 중요한 트랜스포트 클럭을 칩 인에이블 신호로 사용할 수 있게 만들어주는 제어부를 없애고, 칩 인에이블부(50)에서 트랜스포트 클럭을 제1 및 제2 칩 인에이블 신호로 만들어 사용한다.First, unlike the conventional apparatus, the chip enable unit 50 and the data converter 60 are modified to remove the controller. That is, although the transmission data is extracted using two consecutive input data by the negative logic sum value calculated by the negative logic element 63, and the input clock is divided by two to make a transport clock as in the conventional apparatus, the decoder In the chip enable unit 50, the control unit which makes the most important transport clock available as a chip enable signal is eliminated, and the transport clock is used as the first and second chip enable signals.
그래서 생성된 칩 인에이블부(50)의 제2 및 제3 디플립플롭(53)(54)에서 생성되는 트랜스포트 클럭의 '하이', '로우' 상태 모두에 대하여 부정논리합 연산의 결과 값을 읽게 만들었다. 왜냐하면 2개의 결과 중 어떠한 것이 정상적인 결과를 읽어내는지를 찾기 위해서이다. 그리고 제6 및 제7 디플립플롭(64)(65) 중 하나의 결과는 항상 '1'이 되기 때문에 2개의 결과를 논리곱소자(66)에서 논리곱 연산하면 정상적인 데이터만이 존재하게 된다.Thus, the result of the negative logical sum operation is applied to both the 'high' and 'low' states of the transport clocks generated by the second and third deflip-flops 53 and 54 of the generated chip enable unit 50. I made it read. This is because you want to find out which of the two results reads the normal result. Since the result of one of the sixth and seventh flip-flops 64 and 65 is always '1', the logical result of the logical multiplication device 66 results in only normal data.
따라서 종래의 장치보다 훨씬 간단하고 구현소자가 적게 사용되는 양위상 디코더를 구현할 수 있게 되는 것이다.Therefore, it is possible to implement a two-phase decoder that is much simpler than the conventional apparatus and uses less implementation elements.
이처럼 본 발명은 디지털 텔레비전의 신호 전송에서 종래 보다 간단하고 소자가 적게 사용되도록 하여 SMPTE의 310 규격에 맞는 디코더를 구현하게 된다.As described above, the present invention implements a decoder conforming to SMPTE's 310 standard by allowing simpler and fewer devices to be used in signal transmission of a digital television.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.Although the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments. Accordingly, the above description does not limit the scope of the invention as defined by the limitations of the following claims.
이상에서 살펴본 바와 같이, 본 발명에 의한 디지털 텔레비전의 양위상 디코더는 종래의 기술보다 훨씬 간단하고 구현소자를 적게 사용하여 SMPTE의 310 규격에 맞는 디코더를 구현함으로써 제작비용을 절감할 수 있는 효과가 있게 된다.As described above, the two-phase decoder of the digital television according to the present invention is much simpler than the conventional technology and implements a decoder conforming to the SMPTE 310 standard by using fewer implementation elements, thereby reducing the production cost. do.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051195A KR100314675B1 (en) | 1999-11-18 | 1999-11-18 | Apparatus for bi-phase in digital television |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051195A KR100314675B1 (en) | 1999-11-18 | 1999-11-18 | Apparatus for bi-phase in digital television |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010047122A KR20010047122A (en) | 2001-06-15 |
| KR100314675B1 true KR100314675B1 (en) | 2001-11-23 |
Family
ID=19620595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990051195A KR100314675B1 (en) | 1999-11-18 | 1999-11-18 | Apparatus for bi-phase in digital television |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100314675B1 (en) |
-
1999
- 1999-11-18 KR KR1019990051195A patent/KR100314675B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010047122A (en) | 2001-06-15 |
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