KR100249019B1

KR100249019B1 - Frequency dividing circuit

Info

Publication number: KR100249019B1
Application number: KR1019970069602A
Authority: KR
Inventors: 탁신제
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 2000-03-15
Also published as: KR19990050475A

Abstract

본 발명은 주파수 분주회로에 관한 것으로, 제 1 클럭신호가 입력되는 클럭신호 입력단과 데이타 입력단, 데이타 출력단을 갖고; 상기 데이타 출력단으로 출력되는 데이타 신호가 상기 데이타 입력단으로 피드백되며; 상기 데이타 입력단에 입력되는 데이타 신호가 제 1 스위칭 수단을 통하여 입력되는 제 1 래치와; 상기 제 1 래치와 상보동작하며, 상기 제 1 래치의 출력단과 상기 데이타 출력단 사이에 연결되어 상기 제 1 래치로부터 전달된 데이타 신호를 반전시켜서 상기 데이타 출력단으로 출력하는 제 2 래치로 이루어지는 디 플립플롭의 상기 제 1 스위칭 수단의 출력단으로 상기 제 1 클럭신호가 분주된 제 2 클럭신호를 출력하도록 이루어져서, 종속 클럭신호를 디 플립플롭의 반전 출력단이 아닌 디 플립플롭 내부에서 직접 이끌어냄으로써 디 플립플롭에 의한 전파 지연이 발생하지 않도록 하여 마스터 클럭신호와 종속 클럭신호 사이의 클럭 스큐를 줄이는 효과를 제공한다.The present invention relates to a frequency division circuit, comprising: a clock signal input terminal, a data input terminal, and a data output terminal to which a first clock signal is input; A data signal output to the data output terminal is fed back to the data input terminal; A first latch for inputting a data signal input to the data input terminal through a first switching means; A second flip-flop comprising a second latch complementary to the first latch and connected between an output terminal of the first latch and the data output terminal to invert a data signal transmitted from the first latch and output the inverted data signal to the data output terminal; The second clock signal divided by the first clock signal is output to an output terminal of the first switching means, so that the dependent clock signal is directly derived from the inside of the flip-flop rather than the inverted output terminal of the flip-flop. By preventing propagation delay, the clock skew between the master clock signal and the dependent clock signal is reduced.

Description

Frequency division circuit

본 발명은 주파수 분주회로에 관한 것으로, 특히 하나의 마스터 클럭신호로부터 분주된 복수개의 종속 클럭신호를 만들어내는 주파수 분주회로에 관한 것이다.The present invention relates to a frequency division circuit, and more particularly, to a frequency division circuit for generating a plurality of subordinate clock signals divided from one master clock signal.

일반적으로 주파수 분주회로는 하나의 시스템을 구성하는 다수개의 구성요소에서 서로 다른 주파수의 클럭신호 등을 요구할 때 하나의 마스터 클럭신호를 분주하여 각각의 구성요소에서 요구하는 주파수의 종속 클럭신호를 만들기 위한 수단이다.In general, a frequency divider circuit divides one master clock signal when a plurality of components constituting a system require clock signals of different frequencies to produce a dependent clock signal having a frequency required by each component. Means.

종래의 주파수 분주회로의 기본적인 구성은 하나의 디 플립플롭을 중심으로 하여 이루어진다. 디 플립플롭의 반전 출력신호가 입력단으로 피드백되도록 하고 이를 마스터 클럭신호의 상승 모서리 또는 하강 모서리에 동기되어 출력되도록 함으로써 마스터 클럭신호의 2분주된 종속 클럭신호를 얻는다. 도 1은 이와 같은 종래의 주파수 분주회로를 나타낸 도면이다. 특히 도 1에 나타낸 주파수 분주회로는 디 플립플롭(10)을 마스터 클럭신호(CLK_M))의 하강모서리에 동기되어 신호를 출력하도록 하고, 디 플립플롭910)의 반전 출력신호(/Q)가 트라이스테이트 버퍼(BF1)를 통하여 출력되도록 하였다. 또 이 트라이스테이트 버퍼(BF1)를 마스터 클럭신호(CLK_M)를 통하여 제어함으로써 안정된 논리레벨의 종속 클럭신호(CLK_D)를 발생시킬 수 있도록 하였다. 도 1에서 디 플립플롭(10)의 클럭입력단에는 마스터 클럭신호(CLK_M)가 인버터(INV1)에 의해 반전되어 입력된다. 따라서 디 플립플롭(10)은 마스터 클럭신호(CLK_M)의 매 하강모서리에서 반전 출력신호(/Q)를 출력하므로, 마스터 클럭신호(CLK_M)가 하이레벨로 상승하는 시점에서 디 플립플롭(10)의 반전 출력신호(/Q)는 지극히 안정된 논리값을 갖는다. 디 플립플롭(10)에서 이와 같은 안정된 상태의 반전 출력신호(/Q)가 출력되는 시점(마스터 클럭신호 CLK_M의 상승 모서리)에서 트라이스테이트 버퍼(BF1)가 턴 온되어 안정된 논리레벨의 종속 클럭신호(CLK_D)를 출력한다. 또한 종속 클럭신호(CLK_D)는 버퍼(BF2)와 저항(R)으로 구성된 래치에 의해 그 논리값이 유지된다.The basic configuration of a conventional frequency divider circuit is made around a single flip-flop. The inverted output signal of the flip-flop is fed back to the input terminal and outputted in synchronization with the rising edge or the falling edge of the master clock signal to obtain the divided clock signal divided by two of the master clock signal. 1 is a diagram illustrating such a conventional frequency division circuit. In particular, the frequency division circuit shown in FIG. 1 outputs the signal in synchronization with the falling edge of the master clock signal CLK_M, and the inverted output signal / Q of the de-flop flop 910 is tried. Output was made through the state buffer BF1. In addition, the tristate buffer BF1 is controlled through the master clock signal CLK_M so that the dependent clock signal CLK_D having a stable logic level can be generated. In FIG. 1, the master clock signal CLK_M is inverted and input to the clock input terminal of the flip-flop 10 by the inverter INV1. Therefore, since the flip-flop 10 outputs the inverted output signal / Q at every falling edge of the master clock signal CLK_M, the flip-flop 10 at the time when the master clock signal CLK_M rises to a high level. The inverted output signal of / Q has an extremely stable logic value. At the time when the inverted output signal / Q of the stable state is output from the flip-flop 10 (a rising edge of the master clock signal CLK_M), the tri-state buffer BF1 is turned on so that the dependent clock signal of the stable logic level is turned on. Outputs (CLK_D). In addition, the dependent clock signal CLK_D is maintained at a logic value by a latch composed of a buffer BF2 and a resistor R.

도 2는 도 1에 나타낸 종래의 주파수 분주회로의 입출력 신호를 나타낸 파형도이다. 도 2에서 (1)은 마스터 클럭신호(CLK_M)이며, (2)는 디 플립플롭의 반전 출력신호(/Q)이다. 도 2에서 마스터 클럭신호(CLK_M)의 매 하강 모서리마다 이전상태와 반대의 위상을 갖는 반전 출력신호(/Q)가 출력되는 것을 알 수 있다. 또한 이 반전 출력신호(/Q)가 마스터 클럭신호(CLK_M)의 매 상승모서리마다 종속 클럭신호(CLK_D)로서 출력되는 것도 알 수 있다. 그러나 도 2에서 마스터 클럭신호(CLK_M)와 종속 클럭신호(CLK_D) 사이에는 소정의 지연시간이 발생하는 것을 알 수 있다. 이 지연시간은 클럭 스큐(clock skew)라고도 하는데, 도 1의 회로에서는 디 플립플롭(10)과 트라이스테이트 버퍼(BF1)에 의한 전파지연(propagation delay)에 의한 것이다. 이 클럭 스큐가 크면 종속 클럭신호(CLK_D)의 안정성은 보장할 수 없기 때문에, 위에 설명한 주파수 분주회로를 사용하기 위해서는 마스터 클럭신호(CLK_M)와 종속 클럭신호(CLK_D) 사이의 클럭 스큐를 감소시킬 필요가 있다.FIG. 2 is a waveform diagram showing input and output signals of the conventional frequency division circuit shown in FIG. In FIG. 2, reference numeral 1 denotes a master clock signal CLK_M, and reference numeral 2 denotes an inverted output signal / Q of a de-flop flop. In FIG. 2, it can be seen that an inverted output signal / Q having a phase opposite to that of the previous state is output at every falling edge of the master clock signal CLK_M. It can also be seen that the inverted output signal / Q is output as the dependent clock signal CLK_D at every rising edge of the master clock signal CLK_M. However, in FIG. 2, it can be seen that a predetermined delay time occurs between the master clock signal CLK_M and the dependent clock signal CLK_D. This delay time is also referred to as clock skew. In the circuit of FIG. If this clock skew is large, the stability of the slave clock signal CLK_D cannot be guaranteed. Therefore, in order to use the frequency division circuit described above, it is necessary to reduce the clock skew between the master clock signal CLK_M and the slave clock signal CLK_D. There is.

따라서 본 발명은 종속 클럭신호를 디 플립플롭의 반전 출력단이 아닌 디 플립플롭 내부에서 직접 이끌어냄으로써 디 플립플롭에 의한 전파 지연이 발생하지 않도록 하여 마스터 클럭신호와 종속 클럭신호 사이의 클럭 스큐를 줄이는데 그 목적이 있다.Accordingly, the present invention reduces the clock skew between the master clock signal and the slave clock signal by avoiding the propagation delay caused by the de-flip flop by directing the slave clock signal directly inside the flip-flop rather than the inverted output terminal of the flip-flop. There is a purpose.

도 1은 종래의 주파수 분주회로를 나타낸 도면.1 is a view showing a conventional frequency division circuit.

도 2는 도 1에 나타낸 종래의 주파수 분주회로의 입출력 신호를 나타낸 파형도.FIG. 2 is a waveform diagram showing input and output signals of the conventional frequency division circuit shown in FIG. 1; FIG.

도 3은 본 발명에 따른 주파수 분주회로를 나타낸 도면.3 is a diagram showing a frequency divider circuit according to the present invention;

도 4는 도 3에 나타낸 본 발명에 따른 주파수 분주회로의 입출력 신호를 나타낸 파형도.4 is a waveform diagram showing input and output signals of the frequency division circuit according to the present invention shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 20 : 디 플립플롭 INV1∼INV6 : 인버터10, 20: de-flip flop INV1 to INV6: inverter

TG1∼TG4 : 트랜스미션 게이트 BF1, BF2 : 버퍼TG1 to TG4: Transmission gates BF1, BF2: Buffer

R : 저항R: resistance

이와 같은 목적의 본 발명은 제 1 클럭신호가 입력되는 클럭신호 입력단과 데이타 입력단, 데이타 출력단을 갖고; 상기 데이타 출력단으로 출력되는 데이타 신호가 상기 데이타 입력단으로 피드백되며; 상기 데이타 입력단에 입력되는 데이타 신호가 제 1 스위칭 수단을 통하여 입력되는 제 1 래치와; 상기 제 1 래치와 상보동작하며, 상기 제 1 래치의 출력단과 상기 데이타 출력단 사이에 연결되어 상기 제 1 래치로부터 전달된 데이타 신호를 반전시켜서 상기 데이타 출력단으로 출력하는 제 2 래치로 이루어지는 디 플립플롭의 상기 제 1 스위칭 수단의 출력단으로 상기 제 1 클럭신호가 분주된 제 2 클럭신호를 출력하도록 이루어진다.The present invention for this purpose has a clock signal input end, a data input end and a data output end to which the first clock signal is input; A data signal output to the data output terminal is fed back to the data input terminal; A first latch for inputting a data signal input to the data input terminal through a first switching means; A second flip-flop comprising a second latch complementary to the first latch and connected between an output terminal of the first latch and the data output terminal to invert a data signal transmitted from the first latch and output the inverted data signal to the data output terminal; The second clock signal divided by the first clock signal is output to an output terminal of the first switching means.

이와같이 이루어진 본 발명의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 주파수 분주회로를 나타낸 도면이며, 도 4는 도 3에 나타낸 본 발명에 따른 주파수 분주회로의 입출력 신호를 나타낸 파형도이다.Referring to Figures 3 and 4 preferred embodiments of the present invention made as described above are as follows. 3 is a diagram illustrating a frequency divider circuit according to the present invention, and FIG. 4 is a waveform diagram illustrating input and output signals of the frequency divider circuit shown in FIG. 3.

먼저 도 3에서 디 플립플롭(20)은 크게 두 개의 래치로 구성되는데, 두 개의 래치 가운데 하나는 입력측에 연결된다. 트랜스미션 게이트(TG1)에는 데이타 입력단(D)의 신호가 입력된다. 트랜스미션 게이트(TG1)의 출력신호는 인버터(INV3)에 의해 반전되어 출력된다. 인버터(INV3)의 출력신호는 또 다른 인버터(INV2)와 트랜스미션 게이트(TG2)를 통하여 인버터(INV3)의 입력단으로 피드백됨으로써 입력된 신호가 래치된다. 디 플립플롭(20)의 또 다른 래치는 출력측에 연결된다. 트랜스미션 게이트(TG3)에는 앞단의 래치의 출력신호인 인버터(INV3)의 출력신호가 입력된다. 트랜스미션 게이트(TG3)의 출력신호는 인버터(INV4)에 의해 반전되어 출력된다. 이 인버터(INV4)의 출력신호가 디 플립플롭(20)의 비반전 출력신호(Q)이다. 또한 인버터(INV4)의 출력신호는 병렬 연결된 두 개의 인버터(INV5)(INV7)에 의해 각각 반전출력된다. 인버터(INV7)의 출력신호는 디 플립플롭(20)의 반전 출력신호(/Q)이다. 인버터(INV5)의 출력신호는 트랜스미션 게이트(TG4)를 통하여 인버터(INV4)의 입력단에 피드백됨으로써 입력측 래치의 출력신호가 래치된다. 입력측 래치의 트랜스미션 게이트(TG1)는 마스터 클럭신호(CLK_M)가 하이레벨일 때 턴 온되며, 또 다른 트랜스미션 게이트(TG2)는 반대로 마스터 클럭신호(CLK_M)가 로우레벨일 때 턴 온된다. 출력측 래치의 경우도 이와 유사하여 트랜스미션 게이트(TG3)는 마스터 클럭신호(CLK_M)가 로우레벨일 때 턴 온되지만, 또 다른 트랜스미션 게이트(TG4)는 마스터 클럭신호(CLK_M)가 하이레벨일 때 턴 온된다.First, in FIG. 3, the flip-flop 20 is composed of two latches, one of which is connected to the input side. The signal of the data input terminal D is input to the transmission gate TG1. The output signal of the transmission gate TG1 is inverted and output by the inverter INV3. The output signal of the inverter INV3 is fed back to the input terminal of the inverter INV3 through another inverter INV2 and the transmission gate TG2 to latch the input signal. Another latch of the de-flop flop 20 is connected to the output side. The output signal of the inverter INV3, which is the output signal of the previous latch, is input to the transmission gate TG3. The output signal of the transmission gate TG3 is inverted and output by the inverter INV4. The output signal of the inverter INV4 is the non-inverted output signal Q of the de-flop flop 20. In addition, the output signals of the inverter INV4 are respectively inverted by two inverters INV5 and INV7 connected in parallel. The output signal of the inverter INV7 is the inverted output signal / Q of the de-flop flop 20. The output signal of the inverter INV5 is fed back to the input terminal of the inverter INV4 through the transmission gate TG4 to latch the output signal of the input side latch. The transmission gate TG1 of the input side latch is turned on when the master clock signal CLK_M is high level, and another transmission gate TG2 is turned on when the master clock signal CLK_M is low level. Similarly with the output latch, the transmission gate TG3 is turned on when the master clock signal CLK_M is at low level, while another transmission gate TG4 is turned on when the master clock signal CLK_M is at high level. do.

이와 같은 디 플립플롭(20)에서 트랜스미션 게이트(TG1)의 출력신호가 곧 종속 클럭신호(CLK_D)이다. 종속 클럭신호(CLK_D)를 비반전 출력단에서 이끌어내지 않고 입력측 래치의 트랜스미션 게이트(TG1)의 출력단에서 이끌어낸 이유는 다음과 같다. 마스터 클럭신호(CLK_M)가 활성화되지 않아 로우레벨인 상태에서 디 플립플롭(20)이 리셋되면 반전 출력신호(/Q)는 하이레벨이 된다. 마스터 클럭신호(CLK_M)가 활성화되어 하이레벨로 천이하면 트랜스미션 게이트(TG1)가 턴 온되어 하이레벨의 비반전 출력신호(/Q)를 출력한다. 따라서 종속 클럭신호(CLK_D) 역시 하이레벨로 된다. 이때 비반전 출력신호(/Q)와 종속 클럭신호(CLK_D) 사이의 전파지연시간은 오직 트랜스미션 게이트(TG1)에 의한 지연시간 뿐이다. 마스터 클럭신호(CLK_M)가 로우레벨로 천이하면 트랜스미션 게이트(TG1)는 턴 오프되고 대신 트랜스미션 게이트(TG3)가 턴온되어 인버터(INV3)의 출력신호가 출력측 래치의 인버터(INV4)에 입력된다. 이때 입력측 래치의 트랜스미션 게이트(TG2)가 턴 온되어 트랜스미션 게이트(TG1)를 통하여 입력되었던 하이레벨의 신호가 래치된다. 이때 출력측 래치의 인버터(INV4)에서는 하이레벨이 신호가 출력되므로, 인버터(INV7)의 출력신호인 반전 출력신호(/Q)는 로우레벨이다. 이 로우레벨의 반전 출력신호(/Q)는 디 플립플롭(20)의 데이타 입력단(D)으로 피드백된다. 이 상태에서 마스터 클럭신호(CLK_M)가 다시 하이레벨로 천이하면 데이타 입력단(D)의 로우레벨 신호가 트랜스미션 게이트(TG1)를 통하여 출력된다. 따라서 종속 클럭신호(CLK_D) 역시 로우레벨이 되며, 이때의 전파지연시간 역시 트랜스미션 게이트(TG1)에 의한 지연시간 뿐이다.In the de-flip flop 20, the output signal of the transmission gate TG1 is the dependent clock signal CLK_D. The dependent clock signal CLK_D is not derived from the non-inverting output stage, but is derived from the output stage of the transmission gate TG1 of the input latch. When the flip-flop 20 is reset while the master clock signal CLK_M is not activated and is at the low level, the inverted output signal / Q is at the high level. When the master clock signal CLK_M is activated and transitions to a high level, the transmission gate TG1 is turned on to output a high level non-inverting output signal / Q. Therefore, the dependent clock signal CLK_D also becomes high level. At this time, the propagation delay time between the non-inverting output signal / Q and the dependent clock signal CLK_D is only a delay time due to the transmission gate TG1. When the master clock signal CLK_M transitions to the low level, the transmission gate TG1 is turned off, and instead, the transmission gate TG3 is turned on so that the output signal of the inverter INV3 is input to the inverter INV4 of the output side latch. At this time, the transmission gate TG2 of the input latch is turned on to latch the high level signal input through the transmission gate TG1. At this time, since the high level signal is output from the inverter INV4 of the output latch, the inverted output signal / Q which is the output signal of the inverter INV7 is low level. The low level inverted output signal / Q is fed back to the data input terminal D of the de-flop flop 20. In this state, when the master clock signal CLK_M transitions to the high level again, the low level signal of the data input terminal D is output through the transmission gate TG1. Accordingly, the dependent clock signal CLK_D is also at a low level, and the propagation delay time is also only a delay time due to the transmission gate TG1.

이와 같은 일련의 동작특성을 도 4를 통하여 쉽게 알 수 있다. 도 4에서 (1)은 마스터 클럭신호(CLK_M)이고 (2)는 종속 클럭신호(CLK_D)인데, 두 신호의 클럭스큐는 단지 트랜스미션 게이트(TG1)에 의한 지연시간 뿐이어서 매우 양호한 클럭 스큐를 보여준다.Such a series of operating characteristics can be easily seen through FIG. In Figure 4, (1) is the master clock signal (CLK_M) and (2) is the dependent clock signal (CLK_D), the clock skew of the two signals is only a delay time by the transmission gate (TG1), showing a very good clock skew. .

따라서 본 발명은 종속 클럭신호를 디 플립플롭의 반전 출력단이 아닌 디 플립플롭 내부에서 직접 이끌어냄으로써 디 플립플롭에 의한 전파 지연이 발생하지 않도록 하여 마스터 클럭신호와 종속 클럭신호 사이의 클럭 스큐를 줄이는 효과가 있다.Therefore, the present invention reduces the clock skew between the master clock signal and the slave clock signal by avoiding the propagation delay caused by the de-flip flop by directing the dependent clock signal directly inside the de- flip-flop rather than the inverted output terminal of the flip-flop. There is.

Claims

In the frequency division circuit,

A clock signal input end, a data input end, and a data output end to which the first clock signal is input;

A data signal output to the data output terminal is fed back to the data input terminal;

A first latch for inputting a data signal input to the data input terminal through a first switching means;

A second flip-flop comprising a second latch complementary to the first latch and connected between an output terminal of the first latch and the data output terminal to invert a data signal transmitted from the first latch and output the inverted data signal to the data output terminal; And a frequency division circuit for outputting a second clock signal obtained by dividing the first clock signal to an output terminal of the first switching means.

The method of claim 1, wherein the first latch,

A first inverter into which the data signal is input through the first switching means;

A first inverter for inverting and outputting an output signal of the first inverter;

And a second switching means which complements the first switching means and transmits an output signal of the second inverter to an input terminal of the first inverter.

The frequency divider circuit according to claim 1 or 2, wherein the first switching means is a transmission gate which is turned on when the first clock signal is at a high level.

3. The frequency divider circuit as claimed in claim 2, wherein the second switching means is a transmission gate which is turned on when the first clock signal is at a low level.

The method of claim 1, wherein the second latch,

Third switching means for receiving an output signal of the first inverter;

A third inverter to which an output signal of the third switching means is input;

A fourth inverter for inverting and outputting the output signal of the third inverter;

And a fourth switching means operatively complementing the third switching means and transferring an output signal of the fourth inverter to an input terminal of the third inverter.

6. The frequency divider circuit as claimed in claim 5, wherein the third switching means is a transmission gate which is turned on when the first clock signal is at a low level.

6. The frequency divider circuit as claimed in claim 5, wherein the fourth switching means is a transmission gate which is turned on when the first clock signal is at a high level.