KR940000643Y1 - Synchronous pulse making circuit using flip-flop - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract
내용 없음.No content.
Description
제1도는 종래의 인버터를 이용한 1펄스 발생회로도.1 is a 1-pulse generation circuit diagram using a conventional inverter.
제2도는 제1도의 타이밍도.2 is a timing diagram of FIG.
제3도는 (a) (b)는 본 고안 제1, 제2실시예의 플립플롭 회로를 이용한 1펄스 발생회로도.3 is a pulse generation circuit diagram using the flip-flop circuits of the first and second embodiments of the present invention (a) and (b).
제4도 (a)는 제3도 (a)의 각부 타이밍도.4 (a) is a timing diagram of each part of FIG. 3 (a).
제4도 (b)는 제3도 (b)의 각부 타이밍도.4B is a timing diagram of each part of FIG. 3B.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30,40,60,70 : 플립플롭 50,80 : NAND 게이트30,40,60,70: Flip-flop 50,80: NAND gate
CK : 클럭단자CK: Clock terminal
본 고안은 동기펄스 발생회로에 관한 것이며, 특히 플립플롭 회로를 이용하여 1펄스를 발생시키는데 적당하도록 한 플립플롭 회로를 이용한 동기펄스 발생회로에 관한 것이다.The present invention relates to a synchronous pulse generating circuit, and more particularly, to a synchronous pulse generating circuit using a flip-flop circuit adapted to generate one pulse using a flip-flop circuit.
종래 기술에 의한 1펄스를 발생시키는 회로는 제1도에 도시한 바와 같이, 입력단(IN)을 통해 복수의 홀수개로서 인버터(I1, . . . . In)가 직렬로 구성되어 인버트 된 신호(IN')가 NAND게이트(20)의 일측 입력단자에 연결됨과 동시에 상기 입력단(IN)이 직접 NAND게이트(20)의 타측 입력단자에 연결되어 출력단(OUT)을 통해 출력되도록 구성된다.As shown in FIG. 1, a circuit for generating one pulse according to the prior art has a signal inverted by a plurality of odd numbers of inverters I1, ... In formed in series through an input terminal IN. IN ') is connected to one input terminal of the NAND gate 20 and the input terminal IN is directly connected to the other input terminal of the NAND gate 20 to be output through the output terminal OUT.
상술한 바와 같이 구성된 1펄스를 발생시키는 회로는 복수의 홀수개로서 직렬로 구성된 인버터(I1, . . . . In)의 지연을 이용한 인버트된 신호(IN')와 입력단(IN)의 신호가 NAND 게이트(20)에 입력되어 그 출력단(OUT)을 통해 1펄스가 발생되므로 그 발생된 펄스폭은 인버터(I1, . . . . In)의 갯수로서 결정된다.In the circuit for generating one pulse configured as described above, the inverted signal IN 'and the signal at the input terminal IN using the delay of the inverters I1, In. Since one pulse is input to the gate 20 and is generated through its output terminal OUT, the generated pulse width is determined as the number of inverters I1, In.
이와 같이 종래의 기술은 인버터의 지연을 이용하였기 때문에 정확한 출력을 예측하기가 어려울 뿐만 아니라 회로설계에 따라 펄스폭이 다르게 되는 결점이 있었다.As described above, since the conventional technology uses the delay of the inverter, it is difficult to predict the exact output, and the pulse width is different according to the circuit design.
이에 본 고안은 상기와 같은 결점을 해소하고자 플립플롭 회로를 이용하여 클럭을 조정함으로써 클럭폭 만큼 1펄스를 발생시키도록 한 플립플롭회로를 이용한 동기 펄스 발생회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a synchronous pulse generation circuit using a flip-flop circuit to generate one pulse by a clock width by adjusting a clock using a flip-flop circuit to solve the above drawbacks.
이와 같은 목적을 달성하기 위한 본 고안은 입력신호를 일정시간 지연시켜 반전 및 비반전시켜 출력하는 제1플립플롭과, 제1플립플롭의 비반전 출력신호를 일정시간 지연시켜 반전 또는 비반전신호로 출력하는 제2플립플롭과, 제1플립플롭, 제2플립플롭의 출력을 논리연산하여 NAND 게이트를 포함하여 구성된다.The present invention for achieving the above object is a first flip-flop for inverting and non-inverting and outputting the input signal by a predetermined time delay, and a non-inverting output signal of the first flip-flop for a predetermined time as an inverted or non-inverting signal. The second flip-flop to be output, the output of the first flip-flop, the second flip-flop is logically operated to include a NAND gate.
이하 본 고안의 구성 및 작용효과를 첨부도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the present invention will be described in detail by the accompanying drawings.
제3도 (a)는 본 고안 1실시예의 플립플롭 회로를 이용한 1펄스 발생회로도이고, 제3도 (b)는 본 고안 2실시예의 플립플롭회로를 이용한 1펄스 발생회로도이고, 제4도 (a) (b)는 제3도 (a) (b)의 타이밍도로써, 본 고안 제1실시예는 입력단을 통해 입력된 신호를 클럭 신호의 일주기만큼 지연시켜 비반전 출력하는 제1플립플롭(30)과, 제1플립플롭(30)의 출력신호를 입력하여 클럭신호의 일주기만큼 지연시켜 반전, 비반전 신호(Q, Q)로 출력하는 제2플립플롭(40)과, 제1플립플롭(30)의 비반전 출력신호와 제2플립플롭(40)의 반전출력신호를 입력하여 논리연산하는 NAND 게이트(50)로 구성된다.FIG. 3 (a) is one pulse generation circuit diagram using the flip-flop circuit of one embodiment of the present invention, and FIG. 3 (b) is one pulse generation circuit diagram using the flip-flop circuit of the second embodiment of the present invention. a) (b) is a timing diagram of FIG. 3 (a) and (b). In the first embodiment of the present invention, a first flip-flop that delays a signal input through an input terminal by one cycle of a clock signal and outputs it inverted A second flip-flop 40 which inputs the output signal of the first flip-flop 30 to be delayed by one cycle of the clock signal and outputs the inverted and non-inverted signals Q and Q; A non-inverted output signal of the flip-flop 30 and an inverted output signal of the second flip-flop 40 are inputted to perform a logical operation on the NAND gate 50.
또한 본 고안의 제2실시예는 입력단을 통해 입력된 신호를 클럭신호의 일주기 만큼 지연시켜 반전 또는 비반전 출력(Q, Q)하는 제1플립플롭(60)과 제1플립플롭 (60)의 비반전 출력신호를 입력하여 클럭신호의 일주기만큼 지연시켜 비반전출력하는 제2플립플롭(70)과, 상기 제1플립플럽(60)의 반전출력 신호와 제2플립플롭(70)의 비반전 출력신호를 입력하여 논리연산하는 NAND 게이트(80)로 구성된다.In addition, according to the second embodiment of the present invention, the first flip-flop 60 and the first flip-flop 60 which delay the signal input through the input terminal by one cycle of the clock signal and output the inverted or non-inverted output (Q, Q) A second flip-flop 70 for inputting a non-inverted output signal of the second flip-flop 70 by delaying one cycle of the clock signal, and outputting the non-inverted output signal of the first flip-flop 60 and the second flip-flop 70. It consists of a NAND gate 80 for inputting and inverting a non-inverting output signal.
상기한 바와같이 제3도 (a), (b)로 구성된 본 고안 실시예의 플립플롭 회로를 이용한 1펄스 발생회로는 제4도의 타이밍도를 참조하여 보다 구체적으로 설명한다.As described above, the one-pulse generation circuit using the flip-flop circuit of the present invention, which is composed of FIGS. 3A and 3B, will be described in more detail with reference to the timing diagram of FIG.
먼저 제3도 (a)와 같은 본 고안의 제1실시예는 제1플립플롭(30)의 입력단(IN)을 통해 제4도 (a)와 같이 신호를 입력하고, 클럭신호(CLK)의 일주기동안 지연시켜 비반전된 신호로 출력하면, 제2플립플롭(40)이 이를 클럭신호(CLK)의 일주기동안 지연시켜 반전된 신호로 출력한다.First, the first embodiment of the present invention as shown in FIG. 3 (a) inputs a signal through the input terminal IN of the first flip-flop 30 as shown in FIG. If the signal is delayed for one period and output as a non-inverted signal, the second flip-flop 40 delays it for one period of the clock signal CLK and outputs the inverted signal.
그리고 NAND 게이트(50)에 제1플립플롭(30)과 제2플립플롭(40)의 출력이 모두 “하이”일 때만 로우신호를 출력하여 동기신호를 발생한다.A low signal is output only when both the outputs of the first flip-flop 30 and the second flip-flop 40 are “high” to the NAND gate 50 to generate a synchronization signal.
제3도 (b)와 같은 본 고안 제2실시예의 동작도 제4도 (b)와 같이 제1플립플롭 (60)은 입력된 신호를 클럭신호의 일주기 동안 지연시켜 반전 또는 비반전된 신호로 출력하고, 제2플립플롭(70)은 제1플립플롭(60)에서 비반전출력된 신호를 입력하여 클럭신호의 일주기동안 지연시켜 비반전 신호로 출력한다.As shown in FIG. 4 (b), the first flip-flop 60 delays the input signal for one cycle of the clock signal, thereby inverting or non-inverting the signal of FIG. The second flip-flop 70 receives the non-inverted output signal from the first flip-flop 60, delays it for one cycle of the clock signal, and outputs the non-inverted signal.
그리고 NAND 게이트(80)는 제1플립플롭(60)의 반전출력신호와 제2플립플롭 (70)의 비반전 출력신호가 모두 하이일때만 로우신호를 출력하고 그 밖에는 하이 신호를 출력하므로 클럭신호의 일주기만큼의 동기신호를 만들어 낸다. 상술한 바와 같이 본 고안은 플립플롭회로를 이용함으로써 원하고자 하는 펄스폭을 정확하게 얻을 수 있을뿐만 아니라 회로설계에 그다지 영향을 받지 않는 효과를 갖는다.Since the NAND gate 80 outputs a low signal only when both the inverted output signal of the first flip-flop 60 and the non-inverted output signal of the second flip-flop 70 are high, else the high signal is output. It generates synchronizing signal as much as 1 cycle of. As described above, the present invention not only accurately obtains a desired pulse width by using a flip-flop circuit, but also has an effect of not being affected by the circuit design.
Claims (3)
Priority Applications (1)
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| KR2019890000907U KR940000643Y1 (en) | 1989-01-30 | 1989-01-30 | Synchronous pulse making circuit using flip-flop |
Publications (2)
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| KR900015045U KR900015045U (en) | 1990-08-02 |
| KR940000643Y1 true KR940000643Y1 (en) | 1994-02-07 |
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Family Applications (1)
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|---|---|
| KR900015045U (en) | 1990-08-02 |
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