KR0184153B1 - Frequency divider circuit - Google Patents
Frequency divider circuit Download PDFInfo
- Publication number
- KR0184153B1 KR0184153B1 KR1019960060960A KR19960060960A KR0184153B1 KR 0184153 B1 KR0184153 B1 KR 0184153B1 KR 1019960060960 A KR1019960060960 A KR 1019960060960A KR 19960060960 A KR19960060960 A KR 19960060960A KR 0184153 B1 KR0184153 B1 KR 0184153B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- inverter
- clock signal
- input
- output
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
- H03K21/026—Input circuits comprising logic circuits
Landscapes
- Logic Circuits (AREA)
Abstract
본 발명은 주파수 분주 회로에 관한 것으로, 클록 신호를 입력으로 받아 이를 반전시켜 출력하는 제1인버터와, 클록 신호를 입력으로 받아 이를 반전시켜 출력하는 제1인버터와, 클록 신호를 입력으로 받아 이를 반전시켜 출력하는 제2인버터와, 입력된 신호의 출력이 상기 클록 신호와 반전된 클록 신호에 따라 제어되며, 출력 신호가 주파수 분주 회로의 출력 신호인 제3인버터와, 상기 제3인버터의 출력 신호를 반전시켜 상기 제3인버터에 입력되도록 연결된 제4인버터와, 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 상기 제4인버터의 출력 신호를 입력받아 전송하도록 이루어진 제1트랜스미션 게이트와, 상기 제1트랜스미션 게이트를 통해 전송되는 신호를 입력으로 받아 이를 반전시켜 출력하는 제5인버터와, 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 상기 제5인버터에서 출력되는 신호를 입력으로 받아 이를 반전시켜 출력하는 제6인버터와, 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 상기 제6인버터에서 출력되는 신호를 입력받아 전송하도록 이루어진 제2트랜스미션 게이트를 포함하여 이루어져서, 플립플롭을 사용하지 않고서 주파수의 분주가 이루어지도록 하여 스파이크가 발생하는 문제를 원천적으로 해결하고, 적은 수의 논리 소자만을 사용하여 주파수 분주 회로를 구현함으로써 회로의 레이아웃 면적을 크게 감소시키며, 입력된 신호가 출력되는 과정에서 시간 지연이 극히 적어 매우 빠른 응답 속도를 얻을 수 있도록 하는 효과가 제공된다.The present invention relates to a frequency divider circuit, comprising: a first inverter that receives a clock signal as an input and inverts it and outputs it, a first inverter that receives the clock signal as an input and inverts it and outputs it; A second inverter outputting a second inverter, an output of the input signal is controlled according to the clock signal and an inverted clock signal, and an output signal is a third inverter that is an output signal of a frequency division circuit, and an output signal of the third inverter A fourth inverter connected to be inverted and input to the third inverter, a first transmission gate controlled on and off by the clock signal and an inverted clock signal, and configured to receive and transmit an output signal of the fourth inverter; A fifth inverter that receives a signal transmitted through the first transmission gate as an input, inverts the signal, and outputs the inverted signal; A sixth inverter that is turned on and off by a clock signal that has been turned on, receives a signal output from the fifth inverter as an input, and inverts and outputs it as an input, and is turned on and off by the clock signal and an inverted clock signal, It includes a second transmission gate configured to receive and transmit a signal output from the sixth inverter, so that frequency division is performed without using a flip-flop. By implementing the frequency division circuit using only the device, the layout area of the circuit is greatly reduced, and the delay time is extremely low in the process of outputting the input signal, thereby providing a very fast response speed.
Description
제1도는 종래의 플립플롭 회로를 이용한 주파수 분주 회로의 구성을 나타낸 블록도.1 is a block diagram showing the configuration of a frequency division circuit using a conventional flip-flop circuit.
제2도는 종래의 주파수 분주 회로의 상세한 구성을 나타낸 논리 회로도.2 is a logic circuit diagram showing a detailed configuration of a conventional frequency division circuit.
제3도는 종래의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 파형도.3 is a waveform diagram of input and output signals obtained through a simulation of a conventional frequency division circuit.
제4도는 종래의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 시간 지연을 나타낸 파형도.4 is a waveform diagram showing a time delay of an input / output signal obtained through a simulation of a conventional frequency division circuit.
제5도는 본 발명의 주파수 분주 회로의 상세한 구성을 나타낸 논리 회로도.5 is a logic circuit diagram showing a detailed configuration of a frequency division circuit of the present invention.
제6도는 본 발명의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 파형도.6 is a waveform diagram of input and output signals obtained through the simulation of the frequency division circuit of the present invention.
제7도는 본 발명의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 시간 지연을 나타낸 파형도.7 is a waveform diagram showing a time delay of an input / output signal obtained through the simulation of the frequency division circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 마스터 플립플롭 200 : 슬레이브 플립플롭100: master flip-flop 200: slave flip-flop
G11∼G24 : NAND 게이트 INV1∼INV16 : 인버터G11 to G24: NAND gate INV1 to INV16: Inverter
TG1,TG2 : 트랜스미션 게이트 N1∼N3 : 노드TG1, TG2: Transmission gates N1 to N3: Node
본 발명은 주파수 분주 회로에 관한 것으로, 특히 회로를 구성하는 소자의 수가 감소하고 응답 속도가 향상되며 출력 신호에 스파이크가 발생하지 않도록 하는 주파수 분주 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency division circuit, and more particularly, to a frequency division circuit that reduces the number of elements constituting the circuit, improves response speed, and prevents spikes in the output signal.
일반적으로 디지탈 논리 소자를 이용한 주파수 분주 회로는 1개 또는 다수개의 플립플롭 소자가 연결되어 이루어진 카운터 회로를 이용하며, 최종출력되는 신호는 카운터 회로를 구성하는 플립플롭의 단수에 상응하여 분주가 이루어진 신호가 출력된다.In general, a frequency division circuit using a digital logic element uses a counter circuit formed by connecting one or more flip-flop elements, and the final output signal is a signal divided according to the number of flip flops constituting the counter circuit. Is output.
이와 같이 플립플롭 회로를 이용한 주파수 분주 회로를 제1도∼제4도를 참조하여 설명하면 다음과 같다.The frequency division circuit using the flip-flop circuit will be described with reference to FIGS. 1 to 4 as follows.
제1도는 종래의 마스터 슬레이브 JK 플립플롭(Master Slave JK flipflop)을 이용한 주파수 분주 회로의 구성을 나타낸 블록도이다.1 is a block diagram showing the configuration of a frequency division circuit using a conventional master slave JK flipflop.
제1도에 나타낸 바와 같이, 마스터 플립플롭(100)의 두 입력단이 전원전압(VCC)단자에 연결되어 항상 하이 레벨의 신호가 입력되도록 이루어져 있다.As shown in FIG. 1, two input terminals of the master flip-flop 100 are connected to a power supply voltage VCC terminal so that a high level signal is always input.
마스터 플립플롭(100)의 출력 신호(QM)(QM')는 슬레이브 플립플롭(200)의 입력단에 연결된다.The output signal QM QM 'of the master flip-flop 100 is connected to an input terminal of the slave flip-flop 200.
슬레이브 플립플롭(200)의 출력단에서는 분주가 이루어진 클록 신호가 출력되도록 이루어진다.The output terminal of the slave flip-flop 200 is configured to output a divided clock signal.
또한 마스터 플립플롭(100)의 클록 신호 입력 단자에는 소정의 펄스폭을 갖는 클록 신호가 입력되도록 연결되며, 슬레이브 플립프롭(200)의 클록 신호 입력 단자에는 인버터(INV1)를 통해 반전된 클록 신호가 입력되도록 연결된다.In addition, a clock signal having a predetermined pulse width is input to the clock signal input terminal of the master flip-flop 100, and a clock signal inverted through the inverter INV1 is connected to the clock signal input terminal of the slave flip-flop 200. It is connected to input.
제2도는 종래의 주파수 분주 회로의 상세한 구성을 나타낸 논리 회로도이다.2 is a logic circuit diagram showing a detailed configuration of a conventional frequency division circuit.
마스터 플립플롭(100)의 NAND 게이트(G11)(G13)에는 전원 전압(VCC)과 클록 신호(CLK)가 입력되도록 연결되고, NAND 게이트(G11)의 출력 신호는 NAND 게이트(G12)에 입력되도록 연결된다.The power supply voltage VCC and the clock signal CLK are connected to the NAND gates G11 and G13 of the master flip-flop 100, and the output signal of the NAND gate G11 is input to the NAND gate G12. Connected.
NAND 게이트(G13)의 출력 신호는 NAND 게이트(G14)에 입력되도록 연결되고, NAND 게이트(G14)의 출력 신호가 NAND 게이트(G12)에 입력되도록 연결되며, NAND 게이트(G12)의 출력 신호가 NAND 게이트(G14)에 입력되도록 연결된다.An output signal of the NAND gate G13 is connected to be input to the NAND gate G14, an output signal of the NAND gate G14 is connected to be input to the NAND gate G12, and an output signal of the NAND gate G12 is NAND It is connected to be input to the gate G14.
슬레이브 플립플롭(200)의 NAND 게이트(G21)에는 마스터 플립플롭(100)의 NAND 게이트(G12)에서 출력되는 신호가 입력되도록 연결되고, NAND 게이트(G23)에는 마스터 플립플롭(100)의 NAND 게이트(G14)에서 출력되는 신호가 입력되도록 연결되며, 또한 NAND 게이트(G21)(G23)에는 클록 신호(CLK)가 인버터(INV1)에 의해 반전되어 입력되도록 연결된다.A signal output from the NAND gate G12 of the master flip-flop 100 is input to the NAND gate G21 of the slave flip-flop 200, and the NAND gate of the master flip-flop 100 is connected to the NAND gate G23. The signal output from G14 is connected to be input, and the clock signal CLK is connected to the NAND gates G21 and G23 so as to be inverted and input by the inverter INV1.
NAND 게이트(G21)의 출력 신호는 NAND 게이트(G22)에 입력되도록 연결되며, NAND 게이트(G23)의 출력 신호는 NAND 게이트(G24)에 입력되도록 연결되고, NAND 게이트(G24)의 출력 신호가 NAND 게이트(G22)에 입력되도록 연결되며, NAND 게이트(G22)의 출력 신호가 NAND 게이트(G24)에 입력되도록 연결된다.The output signal of the NAND gate G21 is connected to be input to the NAND gate G22, the output signal of the NAND gate G23 is connected to be input to the NAND gate G24, and the output signal of the NAND gate G24 is NAND It is connected to be input to the gate (G22), the output signal of the NAND gate (G22) is connected to be input to the NAND gate (G24).
또한 NAND 게이트(G22)의 출력 신호가 마스터 플립플롭(100)의 NAND 게이트(G11)에 입력되도록 연결하고, NAND 게이트(G24)의 출력 신호가 마스터 플립플롭(100)의 NAND 게이트(G11)에 입력되도록 연결된다.Also, the output signal of the NAND gate G22 is connected to the NAND gate G11 of the master flip-flop 100, and the output signal of the NAND gate G24 is connected to the NAND gate G11 of the master flip-flop 100. It is connected to input.
이와 같이 이루어진 종래의 주파수 분주 회로의 동작을 제3도와 제4도를 참조하여 설명하면 다음과 같다.Referring to FIG. 3 and FIG. 4, the operation of the conventional frequency division circuit made as described above is as follows.
제3도는 종래의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 파형도이며, 제4도는 종래의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 시간 지연을 나타낸 파형도이다.3 is a waveform diagram of an input / output signal obtained through a simulation of a conventional frequency division circuit, and FIG. 4 is a waveform diagram showing a time delay of an input / output signal obtained through a simulation of a conventional frequency division circuit.
마스터 플립플롭(100)의 두 입력에는 모두 하이 레벨의 전원 전압(VCC)이 입력되므로 하나의 입력을 갖는 T 플립플롭과 같이 동작하여 하이 레벨의 전원 전압(VCC)이 입력되는 동안에는 클록 신호(CLK)가 입력될 때마다 매 클록 신호(CLK)의 상승 모서리에서 이전 출력 신호의 반전된 신호가 출력된다.Since both inputs of the master flip-flop 100 are supplied with a high level power supply voltage VCC, it operates like a T flip-flop having one input, so that the clock signal CLK while the high level power supply voltage VCC is input. Each time) is input, the inverted signal of the previous output signal is output at the rising edge of every clock signal CLK.
그러나 클록 신호(CLK)가 하이 레벨인 경우에는 클록 신호(CLK)가 인버터(INV1)에 의해 반전되어 슬레이브 플립플롭(200)의 클록 단자에 입력되므로 슬레이브 플립플롭(200)은 동작하지 않는다.However, when the clock signal CLK is at the high level, the slave flip-flop 200 does not operate because the clock signal CLK is inverted by the inverter INV1 and input to the clock terminal of the slave flip-flop 200.
클록 신호(CLK)가 로우 레벨로 되는 하강 모서리에서는 마스터 플립플롭(100)은 동작하지 않고 슬레이브 플립플롭(200)만이 동작하여 마스터 플립 플롭(100)에서 출력된 신호가 슬레이브 플립플롭(200)의 출력단(Q)(Q')으로 출력된다.At the falling edge at which the clock signal CLK becomes the low level, the master flip-flop 100 does not operate but only the slave flip-flop 200 operates so that the signal output from the master flip-flop 100 is outputted from the slave flip-flop 200. It is output to the output terminal Q (Q ').
즉 한 주기의 클록 신호(CLK) 가운데 상승 모서리에서는 마스터 플립플롭(100)이 동작하고, 하강 모서리에서는 슬레이브 플립플롭(200)이 동작하여 신호가 출력됨으로써 결과적으로 두 주기의 클록 신호(CLK)가 입력되는 동안 한 주기의 출력 신호를 얻게 되어 입력된 클록 신호(CLK)의 1/2 분주가 이루어지는 것이다.That is, the master flip-flop 100 is operated at the rising edge of the clock signal CLK of one period, and the slave flip-flop 200 is operated at the falling edge of the clock signal CLK. During the input, one cycle of the output signal is obtained to divide 1/2 of the input clock signal CLK.
또한 이와 같은 마스터 슬레이브 JK 플립플롭을 다수개 연결하여 사용하면 더욱 더 작은 주파수의 신호도 만들어 낼 수 있다.In addition, multiple master slave JK flip-flops can be used to create even smaller frequency signals.
그러나 이와 같은 종래의 마스터 슬레이브 JK 플립플롭을 이용한 주파수 분주 회로는 각각의 플립플롭의 출력단을 구성하는 NAND 게이트 상호간에 이루어지는 신호의 입출력 과정에서 일시적인 신호의 무입력 현상이 발생한다.However, in the frequency division circuit using the conventional master slave JK flip-flop, a temporary signal-free phenomenon occurs in the input / output process of signals between the NAND gates constituting the output terminal of each flip-flop.
따라서 최종 출력 신호에는 출력 파형의 상향 또는 하향으로 일시적으로 진폭이 급격히 상승 또는 하강하는 스파이크(Spike)가 발생하여 잡음의 원인이 된다.Therefore, a spike occurs in which the amplitude rises or falls temporarily temporarily in the final output signal upward or downward, which causes noise.
이와 같은 문제를 해결하기 위하여 펄스폭이 매우 좁은 클록 신호나 스트로브(Strobe) 신호를 사용하는 경우도 있으나 이때는 펄스폭이 제한되는 문제가 있다.In order to solve such a problem, a clock signal or a strobe signal having a very narrow pulse width may be used, but there is a problem in that the pulse width is limited.
또한 마스터 슬레이브 JK 플립플롭을 구성하는 논리 게이트의 수가 매우 많아 회로의 레이 아웃 면적이 매우 커지는 문제가 있다.In addition, the number of logic gates constituting the master slave JK flip-flop is very large, resulting in a large layout area of the circuit.
또 다른 문제로는 각각의 플립플롭 사이에서 이루어지는 신호 전달과정에서 많은 시간 지연이 발생하여 회로의 응답 속도가 크게 느려지는 문제가 있다.Another problem is that a large time delay occurs in the signal transfer process between each flip-flop, which greatly slows down the response speed of the circuit.
따라서 본 발명은 플립플롭을 사용하지 않고서 주파수의 분주가 이루어지도록 하여 스파이크가 발생하는 문제를 원천적으로 해결하고, 적은 수의 논리 소자만을 사용하여 주파수 분주 회로를 구현함으로써 회로의 레이아웃 면적을 크게 감소시키며, 입력된 신호가 출력되는 과정에서 시간 지연이 극히 적어 매우 빠른 응답 속도를 얻을 수 있도록 하는 목적이 있다.Accordingly, the present invention solves the problem of spike generation by allowing frequency division without using flip-flop, and greatly reduces the layout area of the circuit by implementing a frequency division circuit using only a few logic elements. In addition, the purpose of the present invention is to provide a very fast response speed because the time delay is extremely small in the process of outputting the input signal.
이와 같은 목적의 본 발명은, 클록 신호를 입력으로 받아 이를 반전시켜 출력하는 제1인버터와, 클록 신호를 입력으로 받아 이를 반전시켜 출력하는 제2인버터와, 입력된 신호의 출력이 상기 클록 신호와 반전된 클록 신호에 따라 제어되며, 출력 신호가 주파수 분주 회로의 출력 신호인 제3인버터와, 상기 제3인버터의 출력 신호를 반전시켜 상기 제3인버터에 입력되도록 연결된 제4인버터와, 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 상기 제4인버터의 출력 신호를 입력받아 전송하도록 이루어진 제1트랜스미션 게이트와, 상기 제1트랜스미션 게이트를 통해 전송되는 신호를 입력으로 받아 이를 반전시켜 출력하는 제5인버터와, 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 상기 제5인버터에서 출력되는 신호를 입력으로 받아 이를 반전시켜 출력하는 제6인버터와, 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 상기 제6인버터에서 출력되는 신호를 입력받아 전송하도록 이루어진 제2트랜스미션 게이트를 포함하여 이루어진다.The present invention for this purpose, a first inverter for receiving a clock signal as an input and inverts it and outputs it, a second inverter for receiving the clock signal as an input and inverts it and outputs the output signal, the output of the input signal and the clock signal; A third inverter which is controlled according to the inverted clock signal, the output signal being an output signal of the frequency division circuit, a fourth inverter connected to invert the output signal of the third inverter and input to the third inverter, and the clock signal And a first transmission gate controlled on and off by an inverted clock signal and configured to receive and transmit an output signal of the fourth inverter and a signal transmitted through the first transmission gate as an input to be inverted and output. A fifth inverter and a clock signal inverted by the clock signal and the clock signal inverted to output a signal output from the fifth inverter. A sixth inverter that receives an input and inverts it and outputs it; a second transmission gate that is turned on and off by the clock signal and the inverted clock signal, and receives and transmits a signal output from the sixth inverter; Is done.
이와 같은 본 발명의 일 실시예를 제5도∼제7도를 참조하여 설명하면 다음과 같다.An embodiment of the present invention will be described with reference to FIGS. 5 to 7 as follows.
제5도는 본 발명의 주파수 분주 회로의 상세한 구성을 나타낸 논리 회로도이다.5 is a logic circuit diagram showing the detailed configuration of the frequency division circuit of the present invention.
제5도에 나타낸 바와 같이 인버터(INV11)(INV16)은 클록 신호를 입력으로 받아 이를 반전시켜 출력하도록 연결된다.As shown in FIG. 5, the inverters INV11 and INV16 are connected to receive a clock signal as an input and to invert and output the clock signal.
인버터(INV13)는 입력된 신호의 출력이 상기 클록 신호와 반전된 클록 신호에 따라 제어되도록 연결되어 그 출력 신호가 본 발명의 주파수 분주 회로의 출력 신호로서 출력되도록 연결된다.The inverter INV13 is connected such that the output of the input signal is controlled in accordance with the clock signal and the inverted clock signal so that the output signal is output as the output signal of the frequency division circuit of the present invention.
인버터(INV14)는 인버터(INV13)의 출력 신호를 반전시켜 인버터(INV13)에 피드백되도록 연결되며, 트랜스미션 게이트(G1)는 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되도록 연결된다.The inverter INV14 is connected to invert the output signal of the inverter INV13 to be fed back to the inverter INV13, and the transmission gate G1 is connected to be controlled on and off by a clock signal and an inverted clock signal.
인버터(INV14)의 출력 신호를 입력받아 전송하도록 연결되고, 인버터(INV12)는 트랜스미션 게이트(TG1)를 통해 전송되는 신호를 입력으로 받아 이를 반전시켜 출력하도록 연결된다.It is connected to receive and transmit the output signal of the inverter INV14, and the inverter INV12 is connected to receive the signal transmitted through the transmission gate TG1 as an input and invert it and output it.
인버터(INV16)는 상기 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 인버터(INV12)에서 출력되는 신호를 입력으로 받아 이를 반전시켜 출력하도록 연결된다.The inverter INV16 is controlled on and off by the clock signal and the inverted clock signal, and is connected to receive the signal output from the inverter INV12 as an input and invert it.
트랜스미션 게이트(TG2)는 클록 신호와 반전된 클록 신호에 의하여 온·오프 제어되고, 인버터(INV15)에서 출력되는 신호를 입력받아 전송하도록 연결되어 구성된다.The transmission gate TG2 is controlled on and off by a clock signal and an inverted clock signal, and is connected to receive and transmit a signal output from the inverter INV15.
이와 같이 구성된 본 발명의 주파수 분주 회로의 동작을 제6도와 제7도를 참조하여 설명하면 다음과 같다.The operation of the frequency division circuit of the present invention configured as described above will be described with reference to FIG. 6 and FIG.
노드(N2)에 로우 레벨의 초기치가 주어진 상태에서 첫 번째 클록 신호(CLK)의 하강 모서리에서 트랜스미션 게이트(TG2)가 턴 온되어 출력단(OUT)에는 로우 레벨의 신호가 출력된다.The transmission gate TG2 is turned on at the falling edge of the first clock signal CLK in a state in which a low level initial value is given to the node N2, and a low level signal is output to the output terminal OUT.
이때 노드(N2)의 로우 레벨 신호가 인버터(INV12)를 통해 반전 출력되어 노드(N1)에는 하이 레벨의 신호가 출력된다.At this time, the low level signal of the node N2 is inverted and output through the inverter INV12, and the high level signal is output to the node N1.
첫 번째 클록 신호(CLK)가 하이 레벨로 천이되는 상승 모서리에서는 클록 신호(CLK)가 인버터(INV11)에 의해 반전 출력되어 트랜스미션 게이트(TG1)와 인버터(INV13)를 턴 온시켜 노드(N2)의 로우 레벨 신호를 출력단(OUT)으로 출력한다.At the rising edge at which the first clock signal CLK transitions to the high level, the clock signal CLK is inverted and output by the inverter INV11 to turn on the transmission gate TG1 and the inverter INV13 to turn on the node N2. Output the low level signal to the output terminal OUT.
즉, 첫 번째 클록 신호(CLK)의 한 주기 동안에는 출력단(OUT)에 항상 로우 레벨의 신호가 출력되는 것이다.That is, during one period of the first clock signal CLK, a low level signal is always output to the output terminal OUT.
다음으로 두 번째 클록 신호(CLK)가 입력되고, 두 번째 클록 신호(CLK)의 하강 모서리에서는 인버터(INV15)와 트랜스미션 게이트(TG2)가 턴 온되어 노드(N1)의 하이 레벨 신호가 출력단(OUT)에 출력되도록 한다.Next, the second clock signal CLK is input, and at the falling edge of the second clock signal CLK, the inverter INV15 and the transmission gate TG2 are turned on so that the high level signal of the node N1 is output to the output terminal OUT. To be printed).
이때 노드(N2)의 전위는 하이 레벨이다.At this time, the potential of the node N2 is at a high level.
두 번째 클록 신호(CLK)의 상승 모서리에서는 트랜스미션 게이트(TG1)와 인버터(INV13)가 턴 온되어 노드(N2)의 하이 레벨 신호가 출력단(OUT)으로 출력된다.At the rising edge of the second clock signal CLK, the transmission gate TG1 and the inverter INV13 are turned on, and the high level signal of the node N2 is output to the output terminal OUT.
즉, 두 번째 클록 신호(CLK)의 한 주기 동안에는 출력단(OUT)에 항상 하이 레벨의 신호가 출력되는 것이다.That is, during one period of the second clock signal CLK, a high level signal is always output to the output terminal OUT.
결과적으로 두 주기의 클록 신호(CLK) 입력에 대하여 한 주기의 펄스 신호가 출력됨으로써 입력 클록 신호의 1/2의 분주가 이루어진 새로운 주파수의 펄스 신호가 출력되는 것이다.As a result, a pulse signal of one cycle is output to the input of the clock signal CLK of two cycles, thereby outputting a pulse signal of a new frequency in which half of the input clock signal is divided.
제6도는 이와 같은 본 발명의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력신호의 파형도이며, 제7도는 본 발명의 주파수 분주 회로의 시뮬레이션을 통하여 얻은 입출력 신호의 시간 지연을 나타낸 파형도이다.6 is a waveform diagram of input and output signals obtained through the simulation of the frequency divider circuit of the present invention. FIG. 7 is a waveform diagram showing time delay of the input and output signals obtained through the simulation of the frequency divider circuit of the present invention.
본 발명의 주파수 분주 회로와 같은 구성의 주파수 분주 블록을 다단으로 연결하여 구성할 경우에는 더 작은 주파수의 펄스 신호를 출력할 수도 있다.When a frequency division block having the same configuration as the frequency division circuit of the present invention is connected and configured in multiple stages, a pulse signal having a smaller frequency may be output.
즉, 본 발명의 주파수 분주 블록 N개를 연결하여 구성하게 되며 출력 신호는 입력 신호의의 주파수를 갖는 펄스 신호가 출력되며, 이때 전단의 주파수 분주 블록의 출력 신호는 후단의 주파수 분주 블록의 클록 신호(CLK) 입력으로 된다.That is, it is configured by connecting the N frequency division block of the present invention and the output signal of the input signal A pulse signal having a frequency of? Is output, and at this time, the output signal of the frequency division block of the previous stage is input to the clock signal CLK of the frequency division block of the rear stage.
또한 본 발명의 주파수 분주 회로를 구현하는데 필요한 논리 소자의 수는 종래의 주파수 분주 회로와 비교하였을 때 그 수가 매우 적은 것을 한눈에 알 수 있으며, 신호의 입출력 경로 또한 매우 간단하게 이루어져 있어 신호의 입력과 출력에 발생하는 시간 지연이 매우 적음을 쉽게 알 수 있다.In addition, it can be seen at a glance that the number of logic elements required to implement the frequency divider circuit of the present invention is very small compared to the conventional frequency divider circuit, and the input / output path of the signal is also very simple. It is easy to see that the time delay on the output is very small.
따라서 본 발명은 플립플롭을 사용하지 않고서 주파수의 분주가 이루어지도록 하여 스파이크가 발생하는 문제를 원천적으로 해결하고, 적은 수의 논리 소자만을 사용하여 주파수 분주 회로를 구현함으로써 회로의 레이아웃 면적을 크게 감소시키며, 입력된 신호가 출력되는 과정에서 시간 지연이 극히 적어 매우 빠른 응답 속도를 얻을 수 있도록 하는 효과가 제공된다.Accordingly, the present invention solves the problem of spike generation by allowing frequency division without using flip-flop, and greatly reduces the layout area of the circuit by implementing a frequency division circuit using only a few logic elements. In addition, the delay of the input signal is extremely small and the response speed is very high.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960060960A KR0184153B1 (en) | 1996-12-02 | 1996-12-02 | Frequency divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960060960A KR0184153B1 (en) | 1996-12-02 | 1996-12-02 | Frequency divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980043180A KR19980043180A (en) | 1998-09-05 |
| KR0184153B1 true KR0184153B1 (en) | 1999-04-15 |
Family
ID=19485385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960060960A KR0184153B1 (en) | 1996-12-02 | 1996-12-02 | Frequency divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0184153B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117526924B (en) * | 2024-01-08 | 2024-03-22 | 杭州宇称电子技术有限公司 | Low-delay frequency divider structure for generating laser driving pulse signal |
-
1996
- 1996-12-02 KR KR1019960060960A patent/KR0184153B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980043180A (en) | 1998-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808486A (en) | Glitch free clock enable circuit | |
| US6311148B1 (en) | Method for determining static flip-flop setup and hold times | |
| US5426380A (en) | High speed processing flip-flop | |
| US5767718A (en) | High speed conditional synchronous one shot circuit | |
| KR900004188B1 (en) | Noise pulse suppressing circuit | |
| JP3815209B2 (en) | Generation of pulse signal from clock signal | |
| US4317053A (en) | High speed synchronization circuit | |
| US20190173458A1 (en) | Shift register utilizing latches controlled by dual non-overlapping clocks | |
| US11184007B2 (en) | Cycle borrowing counter | |
| US4056736A (en) | Injection logic arrangements | |
| US4654599A (en) | Four phase clock signal generator | |
| KR0184153B1 (en) | Frequency divider circuit | |
| US5187385A (en) | Latch circuit including filter for metastable prevention | |
| US5524037A (en) | Circuit configuration for generating even-numbered duty factors | |
| KR960026760A (en) | Pulse Signal Shaping Circuit | |
| KR100366137B1 (en) | Internal Clock Signal Generation Method and Device | |
| US9197197B2 (en) | Duty cycle protection circuit | |
| KR100249019B1 (en) | Frequency dividing circuit | |
| JP3662411B2 (en) | Trigger circuit | |
| JPH04233014A (en) | Clock generating circuit of multiple-chip computer system | |
| KR0157880B1 (en) | Clock skew deleting device | |
| KR20010006850A (en) | Improved skew pointer generation | |
| KR940000643Y1 (en) | Synchronous pulse making circuit using flip-flop | |
| KR100241059B1 (en) | Data transmission circuit | |
| KR960027339A (en) | Odd frequency divider |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |