KR940010436B1

KR940010436B1 - Frequency divider

Info

Publication number: KR940010436B1
Application number: KR1019910023941A
Authority: KR
Inventors: 문병준
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-12-23
Filing date: 1991-12-23
Publication date: 1994-10-22
Also published as: KR930015356A

Abstract

The circuit comprises a first D flip flop which inputs clock signal of a frequency to a clock port, a second D flip flop which is connected with a positive output port of the first D flip flop as a data input port, inputs clock signals to a clock port and outputs a divided signal through a minus output port, and a NAND gate which connects minus output ports of the first D flip flop and the second D flip flop with two input ports and a data input port of the first D flip flop with an output signal port. The circuit divides clock of input signal by three and outputs the divided signal .

Description

Frequency division circuit

제 1 도는 본 발명의 주파수분주회로이고,1 is a frequency division circuit of the present invention,

제 2 도는 제 1 도의 동작파형도이며,2 is an operating waveform diagram of FIG.

제 3 도는 제 1 도의 회로를 응용한 예를 보여준다.3 shows an example in which the circuit of FIG. 1 is applied.

본 발명은 주파수 분주회로에 관한 것으로, 특히 간단한 구성을 가지면서도 주파수를 짝수배 또는 홀수배로 자유롭게 분주하도록 하는 주파수분주회로에 관한 것이다.The present invention relates to a frequency divider circuit, and more particularly, to a frequency divider circuit for freely dividing a frequency evenly or oddly with a simple configuration.

디지탈시스템(digital system)에서는 하나의 미스터 클럭(master clock)으로부터 동기된 여러종류의 시스템 클럭들을 사용한다. 이러한 시스템클럭은 그 적용회로의 특성에 적합하도록 분주하여야 할 필요가 있음을 잘 알려진 사실이다. 주파수를 분주하는 방법으로는, 일반적으로 2ⁿ(n은 정수임)의 비율로 주파수를 분주하는 방법이 널리 알려져 있다. 그러나, 디지탈 시스템내에서는 상기와 같은 짝수배의 주파수분주 뿐만 아니라 홀수배의 주파수분주의 필요성이 요구된다.Digital systems use several types of system clocks that are synchronized from a single master clock. It is well known that such a system clock needs to be dispensed to suit the characteristics of the application circuit. As a method of dividing a frequency, the method of dividing a frequency at the ratio of ²ⁿ (n is an integer) generally is widely known. However, in digital systems, the necessity of odd frequency division as well as even frequency division as described above is required.

이와 관련하여 종래에 제시된 홀수배의 주파수분주회로의 일예가 일본국 공개 특허공보 평1-133416(1989.5.25. : 발명의 명칭-분주회로)에 개시되어 있다. 상기특허공보에 개시된 기술은 2개의 플립플롭(filip-flop)과, 3개의 논리게이트로 구성된 주파수분주회로를 개시하고 있다. 상기 기술의 특징은 50%부근의 듀티인자를 가지는 클럭을 홀수분주하여 얻은 분주회로임에 있다. 이와 같은 기술은 분주비가 커지더라도 그 구성규모가 비례하여 커지지 않는 듀티인자 50%부근의 홀수분주회로를 제공하는 효과가 있다. 그러나 상기 기술은 그 구성규모에 있어서 최소화하기에는 한계가 있게 된다. 즉, 클럭을 홀수배분주함에 있어서, 적어도 홀수배분주하기 위한 최소의 구성으로 되는 2개의 플립플럽과, 임의의 플립플럽의 처리 타이밍용 클럭을 논리적하는 제1논리게이트와, 클럭을 부정논리합하는 제2논리게이트와, 플립플럽의 리셋신호를 발생시키기 위한 제3논리게이트가 필수적으로 구성되어야 한다. 또한, 플립플럽중 하나는 리셋트단자를 반드시 포함하여야 하는 부담이 있다. 따라서 그 구성을 실현함에 있어서 예컨대 집적회로내에 실현할시에 그 점유면적이 크게 되는 문제가 발생한다.In this regard, an example of an odd frequency division circuit proposed in the related art is disclosed in Japanese Laid-Open Patent Publication No. Hei 1-133416 (1989.5.25: Name-distribution circuit of the invention). The technique disclosed in the above patent publication discloses a frequency dividing circuit composed of two flip-flops and three logic gates. A feature of the above technique is that it is a frequency division circuit obtained by odd division of a clock having a duty factor near 50%. Such a technique has an effect of providing an odd frequency divider circuit near 50% of a duty factor that does not increase proportionally even if the frequency ratio increases. However, the above technique is limited in minimizing its size. That is, in odd division of the clock, two flip flops having a minimum configuration for at least odd division, a first logical gate that logically processes a clock for processing timing of an arbitrary flip flop, and a negative logic for synchronizing the clock. The second logic gate and the third logic gate for generating the reset signal of the flip flop must be essentially configured. In addition, one of the flip flops has a burden of having to include a reset terminal. Therefore, in realizing the configuration, a problem arises in that the occupied area becomes large, for example, in the integrated circuit.

따라서, 본 발명의 목적은 입력주파수를 홀수배로 분주할 수 있는 주파수분주 회로를 제공하에 있다.Accordingly, an object of the present invention is to provide a frequency division circuit capable of dividing an input frequency by an odd multiple.

본 발명의 다른 목적은 입력주파수를 분주하기 위한 구성이 간단화하는 주파수 분주회를 제고함에 있다.Another object of the present invention is to improve the frequency dividing cycle in which the configuration for dividing the input frequency is simplified.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 주파수분주회로는, 정출력단자와 부출력단자를 가지며 소정 주파수의 클럭신호를 클럭단자에 입력하는 제1디플립플럽과 상기 제1디플립플럽의 정출력단자에 데이타입력단자가 연결되고 상기 클럭신호를 클럭단자에 입력하여 부출력단자를 통해서 상기 클럭신호의 주파수에 응답된 분주신호를 출력하는 제2디플립플럽고, 상기 제1디플립플럽의 부출력단자와 상기 제2디플립플럽의 부출력단자에 각각 입력단자가 연결되고 출력신호가 상기 제1디플립플럽의 데이타입력단자로 연결되는 낸드게이트를 각각 구비하여, 상기 클럭신호의 입력을 3분주하여 출력하는 주파수분주회로임을 특징으로 한다.In order to achieve the object of the present invention, the frequency division circuit of the present invention includes a first deflected flop and a first deflected flop having a constant output terminal and a negative output terminal and inputting a clock signal having a predetermined frequency to the clock terminal. A second flip-flop that connects a data input terminal to a positive output terminal and inputs the clock signal to a clock terminal to output a divided signal corresponding to the frequency of the clock signal through a sub-output terminal; And a NAND gate connected to a sub output terminal of and a sub output terminal of the second flip flop, respectively, and a NAND gate having an output signal connected to a data input terminal of the first flip flop. It is characterized in that the frequency division circuit for dividing the output by three.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1 도를 참조하면, 본 발명에 따른 주파수 분주회로는, 입력되는 클럭신호 CK의 1/3배 주파수를 가지는 출력을 만들 수 있는 분주회로서, 두개의 D플립플롭(10)(20)과 낸드게이트(30)로 구성된다. 상기 제1 및 제2D플립플롭(10) 및 (20)의 클럭단에는 소정의 주파수를 가지는 클럭신호 CK가 공급된다. 제1D플립플럽(10)의 부출력는 제2D플립플럽(20)의 입력으로 되며, 제1D플립플럽(10)의 정출력 Q1과 제2D플립플럽(20)의 부출력는 낸드게이트(30)의 입력이 되고, 낸드게이트(30)의 출력은 제1D플립플럽(10)의 입력이 된다. 최종적으로 분주되어 나오는 주파수신호는 상기 제2D플립플럽(20)의 부출력이다.Referring to FIG. 1, the frequency division circuit according to the present invention is a frequency division circuit capable of producing an output having a frequency 1/3 times the input clock signal CK, and includes two D flip-flops 10 and 20. It consists of a NAND gate 30. Clock signals CK having a predetermined frequency are supplied to the clock terminals of the first and second D flip-flops 10 and 20. Negative output of the 1D flip flop 10 Is the input of the 2D flip flop 20, the positive output Q1 of the 1D flip flop 10 and the negative output of the 2D flip flop 20 Is an input of the NAND gate 30, and an output of the NAND gate 30 is an input of the first D flip flop 10. The frequency signal finally divided is negative output of the 2D flip flop 20. to be.

상기 제 1 도와 같은 구성방식을 일반화한다면, 제1단의 정출력은 제2단의 정출력과 제1단의 부출력과의 부정논리곱에 의해 만들어지며, 제2단의 정출력은 제1단의 부출력과 같게 된다. 제 2 도를 참조하면, 상기 클럭신호 CK에 비해 최종출력인 Q2의 주파수는 1/3배임을 알 수 있다.In generalizing the same configuration as the first diagram, the positive output of the first stage is made by the negative logic of the positive output of the second stage and the negative output of the first stage, and the positive output of the second stage is It is equal to the negative output of the stage. Referring to FIG. 2, it can be seen that the frequency of the final output Q2 is 1/3 times that of the clock signal CK.

제 3 도는 본 발명에 따른 분주회로를 6분주회로로 구현한 예를 보여준다. 도시된 바와 같이, 6분주회로는, 소정의 주파수를 가지는 클럭신호 CLK를 클럭단으로 입력하며 부출력과 입력이 공통으로 연결된 D플립플럽(31)이 제 1 도의 제1D플립플럽(10)의 앞단에 부가되어 있으며, 상기 플립플럽(31)의 부출력이 제1 및 제2D플립플럽(32)(34)의 클럭단에 연결되어 있다. 제 3 도의 회로에 있어서는, 최종적으로 출력되는 플립플럽(20)의 부출력의 주파수가 상기 클럭신호 CK의 1/6배가 된다.3 shows an example in which the divider circuit according to the present invention is implemented as a six divider circuit. As shown, the six-dividing circuit inputs a clock signal CLK having a predetermined frequency to the clock stage, and the D-flop flop 31 having the negative output and the input connected in common has the D flip-flop 10 of FIG. A negative output of the flip flop 31 is connected to the clock terminals of the first and second D flip flops 32 and 34. In the circuit of FIG. 3, the frequency of the negative output of the flip-flop 20 finally outputted is 1/6 times the clock signal CK.

상기한 설명을 참조한다면, 제 1 도 및 제 3 도외에도, 1/9배, 1/12배등의 분주회로를 구성할 수 있음을 쉽게 이해할 수 있을 것이다.Referring to the above description, it will be readily understood that a division circuit of 1/9 times, 1/12 times, etc. can be constructed in addition to FIGS. 1 and 3.

상술한 바와 같이, 본 발명은 회로구성을 간단화 시키는 3분주회로를 제공하는 효과가 있다.As described above, the present invention has the effect of providing a three-dividing circuit that simplifies the circuit configuration.

Claims

A frequency dividing circuit comprising: a first deflected flop having a constant output terminal and a negative output terminal for inputting a clock signal having a predetermined frequency to a clock terminal; and a data input terminal connected to the positive output terminal of the first deflected flop; A second deflecting flop for inputting the clock signal to the clock terminal and outputting a divided signal corresponding to the frequency of the clock signal through a sub output terminal; And an inner gate connected to a sub output terminal of a flip flop and an output signal connected to a data input terminal of the first flip-flop, respectively, to divide and output the clock signal by three divisions. Frequency division circuit.

The frequency divider circuit of claim 1, further comprising: a third flip-flop with the clock signal input to a clock terminal on the input path of the clock signal, and a data input terminal and a sub output terminal latched thereto; A frequency division circuit comprising six divisions of a clock signal input.