KR0166834B1 - Noise elimination input circuit - Google Patents

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KR0166834B1 KR1019950048595A KR19950048595A KR0166834B1 KR 0166834 B1 KR0166834 B1 KR 0166834B1 KR 1019950048595 A KR1019950048595 A KR 1019950048595A KR 19950048595 A KR19950048595 A KR 19950048595A KR 0166834 B1 KR0166834 B1 KR 0166834B1
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이용구
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문정환
엘지반도체주식회사
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    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Abstract

본 발명은 반도체 장치의 입력단에 입력되는 정상 입력이 아닌 잡음성 입력, 즉 펄스폭이 적은 노이즈 신호를 제거하여 반도체 장치가 정상적으로 동작하도록 한 노이즈 제거 입력회로에 관한 것으로, 입력 신호를 반전하는 인버터(10)와, 인버터(10)에서 출력되는 반전 신호ⓐ를 일정 시간 지연 출력하는 타임지연기(14)와, 상기 타임 지연기(14)에서 출력되는 지연 출력신호ⓑ와 반전 신호ⓐ를 배타 논리합 연산하여 출력하는 익스클러시브 오아 게이트(15)와, 인버터(10)의 반전신호ⓐ를 다시 반전하여 출력하는 인버터(11)와,상기 익스클러시브 오아 게이트(15)의 출력신호ⓒ를 반전하는 인버터(12)와,상기 익스클러시브 오아 게이트(15)의 출력신호ⓒ와 인버터(12)의 출력 신호에 의해 인버터(11)의 출력신호ⓓ를 선택적으로 출력하는 전달 소자(13)와,상기 전달 소자(13)의 출력신호를 래치하여 입력 신호에 포함될 수 있는 노이즈를 제거하여 출력하는 래치(16)와, 상기 래치(16)의 출력신호ⓕ를 반전하여 노이즈가 제거된 최종 신호ⓖ를 출력하는 인버터(17)를 포함하여 구성된다.The present invention relates to a noise canceling input circuit that removes a noisy input, that is, a pulse signal having a low pulse width, so that the semiconductor device operates normally, instead of a normal input input to an input terminal of the semiconductor device. 10), the time delay unit 14 for delaying the output of the inverted signal ⓐ output from the inverter 10 for a predetermined time, and the delayed output signal ⓑ and the inverted signal ⓐ outputted from the time delay unit 14 by performing an exclusive OR operation. The exclusive ora gate 15 to be output, the inverter 11 to invert and output the inverted signal ⓐ of the inverter 10 again, and the inverter to invert the output signal © of the exclusive ora gate 15 ( 12), and a transfer element 13 for selectively outputting the output signal ⓓ of the inverter 11 by the output signal © of the exclusive or gate 15 and the output signal of the inverter 12, and the transfer A latch 16 for latching an output signal of the element 13 to remove noise that may be included in an input signal and outputting the latch signal 16, and inverting the output signal ⓕ of the latch 16 to output a final signal? The inverter 17 is comprised.

Description

노이즈 제거 입력회로Noise Canceling Input Circuit

제1도는 종래 기술에 따른 반도체 장치의 입력회로의 구성을 나타낸 도면.1 is a diagram showing the configuration of an input circuit of a semiconductor device according to the prior art.

제2도는 종래 깃루에 따른 제1도의 입/출력 타이밍도.2 is an input / output timing diagram of FIG. 1 according to a conventional gourd.

제3도는 본 발명에 따른 노이즈 제거 입력회로 구성을 나타낸 도면.3 is a diagram showing the configuration of a noise canceling input circuit according to the present invention.

제4도는 본 발명에 따른 제3도의 각 단 입/출력 타이밍도.4 is an input / output timing diagram of each stage of FIG. 3 according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 11, 12, 17 : 인버터 13 : 전달 소자10, 11, 12, 17: inverter 13: transfer element

14 : 타임지연기 15 : 익스클러시브-오아 게이트14: Time Delay 15: Exclusive-Oa Gate

16 : 래치16: latch

본 발명은 노이즈 제거 입력회로에 관한 것으로서, 특히 반도체 장치의 입력단에 입력되는 정상 입력이 아닌 잡음성 입력, 즉 펄스폭이 적은 노이즈 신호를 제거하여 반도체 장치가 정상적으로 동작하도록 한 노이즈 제거 입력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a noise canceling input circuit, and more particularly, to a noise canceling input circuit in which a semiconductor device operates normally by removing a noise signal having a low pulse width rather than a normal input input to an input terminal of a semiconductor device. will be.

일반적으로 종래 기술에 따른 반도체장치의 입력회로의 구성 및 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.In general, the configuration and operation of an input circuit of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

제1도는 종래 기술에 따른 반도체장치의 입력회로의 구성을 나타낸 도면이고, 제2도는 상기 제1도의 입/출력단의 타이밍도를 나타낸 도면이다.FIG. 1 is a diagram showing the configuration of an input circuit of a semiconductor device according to the prior art, and FIG. 2 is a diagram showing a timing diagram of the input / output terminals of FIG.

먼저 종래 기술에 따른 반도체장치의 입력회로는 제1도에 도시된 바와같이, 입력 버퍼로 작용하는 인버터(1, 2)가 직렬로 연결 구성된다.First, in the input circuit of the semiconductor device according to the prior art, as shown in FIG. 1, inverters 1 and 2 serving as input buffers are connected in series.

여기서 제2도에 나타난 바와같이 입력신호(input)에 폭이 적은 노이즈(Noise)신호가 입력버퍼(buffer)로 작용하는 인버터(1)에 입력되면 입력되는 신호가 반전되어 제2도의 (b)와 같이 (a)단에 나타나고, 그리고 다시 상기 입력신호의 반전된 (a)단의 신호는 인버터(2)에 입력되어 다시 제2도의 (c)와 같이 반전되어 최초의 입력신호와 같은 펄스 폭이 작은 노이즈 신호(NS1, NS2)가 포함된 신호가 그대로 출력하는 것이다.Here, as shown in FIG. 2, when a small noise signal is input to the inverter 1 acting as an input buffer as shown in FIG. As shown in (a) stage, the inverted signal of (a) stage of the input signal is input to the inverter 2 and inverted again as shown in (c) of FIG. The signal containing this small noise signal NS 1 , NS 2 is output as it is.

그러므로 종래 기술에 따른 반도체 장치의 입력회로는 정상입력뿐만아니라 펄스폭이 적은 잡음성 신호의 입력도 출력에 그대로 반도체장치에 전달되어 상기 반도체장치의 오동작을 유발시키는 문제점이 있다.Therefore, the input circuit of the semiconductor device according to the prior art has a problem that not only the normal input but also the input of the noise signal having a small pulse width is transmitted to the semiconductor device as it is to the output, causing malfunction of the semiconductor device.

따라서 본 발명에 따른 노이즈 제거 입력회로는 상기한 종래 기술에 따른 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 반도체 장치의 입력단에 입력되는 정상 입력이 아닌 잡음성 입력, 즉 펄스폭이 적은 잡음성 노이즈가 포함된 신호가 입력될때 상기 노이즈 신호를 제거하도록 하여 반도체 장치가 정상적으로 동작할 수 있도록 한 노이즈 제거 입력회로를 제공함에 있다.Therefore, the noise canceling input circuit according to the present invention was devised to solve the above-mentioned problems according to the prior art. An object of the present invention is to provide a noise input, that is, a pulse width, which is not a normal input input to an input terminal of a semiconductor device. A noise canceling input circuit is provided so that a semiconductor device can operate normally by removing the noise signal when a signal containing less noise noise is input.

상기한 목적을 달성하기 위한 본 발명에 따른 노이즈 제거 입력회로는 입력 신호를 반전하는 인버터(10)와,인버터(10)에서 출력되는 반전 신호ⓐ를 일정 시간 지연 출력하는 타임지연기(14)와,상기 타임 지연기(14)에서 출력되는 지연 출력신호ⓑ와 반전 신호ⓐ를 배타 논리합 연산하여 출력하는 익스클러시브 오아 게이트(15)와,인버터(10)의 반전 신호ⓐ를 다시 반전하여 출력하는 인버터(11)와,상기 익스클러시브 오아 게이트(15)의 출력신호ⓒ를 반전하는 인버터(12)와,상기 익스클러시브 오아 게이트(15)의 출력신호ⓒ와 인버터(12)의 출력신호에 의해 인버터(11)의 출력신호ⓓ를 선택적으로 출력하는 전달 소자(13)와,상기 전달 소자(13)의 출력신호ⓔ를 래치하여 입력 신호에 포함될 수 있는 노이즈를 제거하여 출력하는 래치(16)와,상기 래치(16)의 출력신호ⓕ를 반전하여 노이즈가 제거된 최종 신호ⓖ를 출력하는 인버터(17)를 포함하여 구성되는 것을 특징으로 한다.Noise canceling input circuit according to the present invention for achieving the above object is the inverter 10 for inverting the input signal, the time delay 14 for outputting a delay for a predetermined time the inverted signal ⓐ output from the inverter 10, An exclusive OR gate 15 that performs an exclusive OR operation on the delayed output signal ⓑ and the inverted signal ⓐ output from the time delay unit 14, and an inverter that inverts and outputs the inverted signal ⓐ of the inverter 10 again. (11), the inverter 12 for inverting the output signal © of the exclusive ora gate 15, and the output signal © of the exclusive ora gate 15 and the output signal of the inverter 12 A transfer element 13 for selectively outputting the output signal ⓓ of the inverter 11, a latch 16 for removing the noise that may be included in the input signal by latching the output signal ⓔ of the transfer element 13; , Output signal ⓕ of the latch 16 Inverted characterized in that the configuration including the inverter 17, which outputs a final signal ⓖ the noise is removed.

이하, 본 발명에 따른 노이즈 제거 입력회로의 구성 및 동작원리를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, the configuration and operation principle of the noise canceling input circuit according to the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명에 따른 노이즈 제거 입력회로 구성을 나타낸 도면이고, 제4도는 본 발명에 따른 제3도의 각단의 입/출력 타이밍도를 나타낸 도면이다.FIG. 3 is a diagram illustrating a noise canceling input circuit configuration according to the present invention, and FIG. 4 is a diagram illustrating input / output timing diagrams of respective stages of FIG. 3 according to the present invention.

먼저, 본 발명에 따른 노이즈 제거 입력회로는 제3도에 도시된 바와같이, 신호가 입력되면 인버터(10)를 통해 입력된 신호를 반전시켜 인버터(11)에 입력되고 상기 인버터(10)에서 반전된 신호는 익스클러시브 오아 게이트(15)의 일측 입력단에 입력한다.First, as shown in FIG. 3, when the signal is input, the noise canceling input circuit according to the present invention inverts the signal input through the inverter 10 and is input to the inverter 11 and inverted in the inverter 10. The input signal is input to one input terminal of the exclusive or gate 15.

또한 상기 인버터(10)에서 반전된 신호는 일정시간 타임을 지연시키는 타임지연기(14)에서 지연되어 상기 익스클러시브 오아 게이트(15)의 일측 다른 입력단으로 입력된다.In addition, the signal inverted by the inverter 10 is delayed by the time delay unit 14 which delays a predetermined time time and is input to the other input terminal of one side of the exclusive or gate 15.

그리고 상기 인버터(11)의 출력신호는 전달게이트를 제어하는 전달소자(13)의 입력으로 입력되고, 상기 익스클러시브 오아 게이트(15)의 출력은 상기 전달소자(13)의 게이트단과 인버터(12)를 통해 상기 전달소자(13)에 입력된다.The output signal of the inverter 11 is input to the input of the transfer element 13 which controls the transfer gate, and the output of the exclusive ora gate 15 is the gate end of the transfer element 13 and the inverter 12. It is input to the transfer element (13) through.

상기 전달소자(13)의 출력은 신호의 상태를 일시적으로 유지 또는 기억하였다가 출력하는 래치(16)와 인버터(17)를 통해 출력되도록 구성된다.The output of the transfer element 13 is configured to be output through the latch 16 and the inverter 17 which temporarily maintain or store the state of the signal and output it.

상기와 같이 구성된 본 발명에 따른 노이즈 제거 입력회로의 동작을 설명하면 다음과 같다.Referring to the operation of the noise canceling input circuit according to the present invention configured as described above are as follows.

먼저 제4도의 (a)와 같은 펄스폭이 적은 잡음성 노이즈가 포함된 신호가 인가되면 인버터(10)를 통해 제4도의 (b)같은 반전된 신호가 출력되고, 상기 반전된 신호는 다시 인버터(11)를 통해 제4도의 (e)와 같은 신호로 반전되어 전달소자(13)의 입력단으로 입력된다.First, when a signal including noise noise having a low pulse width as shown in (a) of FIG. 4 is applied, an inverted signal as shown in (b) of FIG. 4 is output through the inverter 10, and the inverted signal is returned to the inverter. Through (11), it is inverted into a signal as shown in (e) of FIG. 4 and input to the input terminal of the transfer element 13.

또한, 상기 인버터(10)를 통해 제4도의 (b)와 같이 반전된 신호는 익스클러시브 오아 게이트(15)의 일측 입력단으로 입력되고, 일정한 시간을 딜레이시키는 타임지연기(14)에 입력되어 제4도의 (c)와 같은 신호를 상기 익스클러시브 오아 게이트(15)의 다른 일측 입력으로 입력된다.In addition, the inverted signal through the inverter 10 as shown in (b) of FIG. 4 is input to one input terminal of the exclusive OR gate 15 and input to the time delay unit 14 for delaying a predetermined time. A signal such as (c) of FIG. 4 is input to the other side input of the exclusive or gate 15.

이때 상기 익스클러시브 오아 게이트(15)에 입력된 두신호는 익스클러시브 오아(EX-OR)의 논리식에 의해 입력된 두신호가 동일한 신호일때 즉 두입력신호가 모두 하이(high)이거나 로우(low)일때만 하이 출력을하여 상기 전달소자(13)의 게이트에 입력되는데 여기서 상기 익스클러시브 오아 게이트(15)의 출력을 다시 전달소자(13)게이트에서 다시 인버팅되어 입력된다. 또한 익스클러시브 오아 게이트(15)의 출력은 상기 전달소자(13)의 또 다른 입력단으로 입력될때 인버터(12)를 통해 입력되게되므로 상기 전달소자(13)는 상기 두입력신호가 모두 하이일때는 턴 오프(turn off)되고 로우상태일때만 턴온(turn on)되어 상기 인버터(11)에서 출력되는 신호는 제4도(f)와 같이 출력하는 것이다.At this time, the two signals inputted to the exclusive or gate 15 are the same signal when the two signals inputted by the logic expression of the exclusive OR (EX-OR), that is, both input signals are high or low ( Only when the output is low, the output is inputted to the gate of the transfer element 13, where the output of the exclusive ora gate 15 is again inverted from the transfer element 13 gate. In addition, since the output of the exclusive oar gate 15 is inputted through the inverter 12 when it is input to another input terminal of the transfer element 13, the transfer element 13 is in a state in which both input signals are high. Only when the signal is turned off and turned low, the signal turned on and output from the inverter 11 is output as shown in FIG.

이때 상기 전달소자(13)에서의 출력신호는 래치(16)를 통해서 반전되면서 제4도의 (f)에서의 턴오프(turn off)된 노이즈신호(NS1, NS2)를 차단하는 것이다.In this case, the output signal from the transfer element 13 is inverted through the latch 16 to block the noise signals NS 1 and NS 2 turned off in FIG. 4 (f).

그래서 다시 인버터(17)를 통해 반전되어 최초의 입력 펄스폭이 적은 잡음성 노이즈가 차단되어 반도체 장치에 제4도의 (h)와 같은 신호가 입력된다.Thus, the inverter 17 is inverted again to cut off the noise noise having a small initial input pulse width and input a signal such as (h) of FIG. 4 to the semiconductor device.

그러므로 반도체장치는 정상적인 신호입력으로 정상동작을 하는 것이다.Therefore, the semiconductor device operates normally with a normal signal input.

상술한 바와같이 본 발명에 따른 노이즈 제거 입력회로는 반도체 장치의 입력에 입력되는 신호에 펄스폭이 적은 하이 잡음(High Noise) 또는 로우 잡음(Low Noise)에 관계없이 입력회로의 출력신호는 상기 잡음성 노이즈는 제거되고 정상 상태의 신호만 출력하게 함으로써 반도체장치의 오동작을 방지할 수 있는 효과가 있다.As described above, in the noise canceling input circuit, the output signal of the input circuit is applied regardless of high noise or low noise with a small pulse width to the signal input to the input of the semiconductor device. Voice noise is eliminated and only a signal in a steady state is output, thereby preventing malfunction of the semiconductor device.

Claims (1)

입력 신호를 반전하는 인버터(10)와, 인버터(10)에서 출력되는 반전 신호ⓐ를 일정 시간 지연 출력하는 타임지연기(14)와, 상기 타임 지연기(14)에서 출력되는 지연 출력신호ⓑ와 반전 신호ⓐ를 배타 논리합 연산하여 출력하는 익스클러시브 오아 게이트(15)와, 인버터(10)의 반전 신호ⓐ를 다시 반전하여 출력하는 인버터(11)와, 상기 익스클러시브 오아 게이트(15)의 출력신호ⓒ를 반전하는 인버터(12)와, 상기 익스클러시브 오아 게이트(15)의 출력신호ⓒ와 인버터(12)의 출력신호에 의해 인버터(11)의 출력신호ⓓ를 선택적으로 출력하는 전달 소자(13)와, 상기 전달 소자(13)의 출력신호ⓔ를 래치하여 입력 신호에 포함될 수 있는 노이즈를 제거하여 출력하는 래치(16)와, 상기 래치(16)의 출력신호ⓕ를 반전하여 노이즈가 제거된 최종 신호ⓖ를 출력하는 인버터(17)를 포함하여 구성되는 것을 특징으로 하는 노이즈 제거 입력 회로.Inverter 10 for inverting the input signal, a time delay 14 for delaying outputting the inverted signal ⓐ output from the inverter 10 for a predetermined time, and inverting the delayed output signal ⓑ outputted from the time delay 14 Exclusive OR gate 15 for outputting the exclusive operation OR of the signal ⓐ, an inverter 11 for inverting and outputting the inverted signal ⓐ of the inverter 10 again, and an output of the exclusive OR gate 15. A transmission element for selectively outputting the output signal ⓓ of the inverter 11 by the inverter 12 for inverting the signal ⓒ and the output signal ⓒ of the exclusive or gate 15 and the output signal of the inverter 12 ( 13), a latch 16 for latching the output signal ⓔ of the transfer element 13 to remove noise that may be included in the input signal, and inverting the output signal ⓕ of the latch 16 to remove the noise. Inverter 17 for outputting the final signal Noise canceling input circuit comprising a.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471402B1 (en) * 1997-12-23 2005-07-07 주식회사 하이닉스반도체 Input buffer to prevent malfunction due to noise

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