KR960008137B1 - Noise characteristics enhancement circuit of semiconductor element - Google Patents

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KR960008137B1
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현대전자산업 주식회사
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Abstract

an inverting means comprising a first PMOS transistor and an NMOS transistor connected in series; a second PMOS transistor connected between an inverted pull-up transistor and the voltage source; a delaying means delaying the logic state outputted from the inverting means; and a latch means preventing the output state of being floating at the high potential state in case of the low state of input logic signal. The delay circuit output controls the gate of the second PMOS transistor.

Description

반도체 소자의 노이즈 특성 강화회로Noise Characterization Circuit of Semiconductor Device

제1도는 종래의 노이즈 특성 강화회로의 일례를 도시한 회로도이다.1 is a circuit diagram showing an example of a conventional noise characteristic enhancement circuit.

제2도는 제1도의 회로에 좁은 폭의 신호가 입력될 때의 신호 파형도이다.FIG. 2 is a signal waveform diagram when a narrow width signal is input to the circuit of FIG.

제3도는 제1도의 회로에 넓은 폭의 신호가 입력될 때의 신호 파형도이다.3 is a signal waveform diagram when a wide signal is input to the circuit of FIG.

제4도는 종래의 노이즈 특성 강화회로의 다른 예를 도시한 회로도이다.4 is a circuit diagram showing another example of a conventional noise characteristic enhancement circuit.

제5도는 제4도의 회로에 좁은 폭의 신호가 입력될 때의 신호 파형도이다.5 is a signal waveform diagram when a narrow width signal is input to the circuit of FIG.

제6도는 제4도의 회로에 넓은 폭의 신호가 입력될 때의 신호 파형도이다.6 is a signal waveform diagram when a wide signal is input to the circuit of FIG.

제7도는 본 발명의 노이즈 특성 강화회로의 제1실시예를 도시한 회로도이다.7 is a circuit diagram showing a first embodiment of the noise characteristic enhancement circuit of the present invention.

제8도는 제7도의 회로에 좁은 폭의 신호가 입력될 때의 신호 파형도이다.8 is a signal waveform diagram when a narrow width signal is input to the circuit of FIG.

제9도는 제7도의 회로에 넓은 폭의 신호가 입력될 때의 신호 파형도이다.FIG. 9 is a signal waveform diagram when a wide signal is input to the circuit of FIG.

제10도는 본 발명의 노이즈 특성 강화회로의 제2실시예를 도시한 회로도이다.10 is a circuit diagram showing a second embodiment of the noise characteristic enhancement circuit of the present invention.

제11도는 제10도의 회로에 좁은 폭의 신호가 입력될 때의 신호 파형도이다.FIG. 11 is a signal waveform diagram when a narrow width signal is input to the circuit of FIG.

제12도는 제10도의 회로에 넓은 폭의 신호가 입력될 때의 신호 파형도이다.FIG. 12 is a signal waveform diagram when a wide signal is input to the circuit of FIG.

제13도는 본 발명의 노이즈 특성 강화회로의 제3실시예를 도시한 회로도이다.13 is a circuit diagram showing a third embodiment of the noise characteristic enhancement circuit of the present invention.

본 발명은 반도체 소자의 노이즈(noise) 특성을 강화시키기 위한 회로에 관한 것으로, 특히 피드백(feed back) PMOS형 트랜지스터 또는 NMOS형 트랜지스터를 사용하여 입력단에 발생한 좁은 폭의 노이즈를 충분히 넓은 폭을 갖는 신호로 출력함으로써, 노이즈 특성 강화회로를 통해 입력신호를 받아들이는 특정회로에서 노이즈에 의한 오동작이 발생하는 것을 방지한 노이즈 특성 강화회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for enhancing noise characteristics of a semiconductor device, and in particular, a signal having a sufficiently wide width for narrow noise generated at an input terminal using a feedback PMOS transistor or an NMOS transistor. The present invention relates to a noise characteristic enhancement circuit which prevents a malfunction due to noise from occurring in a specific circuit that receives an input signal through the noise characteristic enhancement circuit.

일반적으로 부트스트래핑(bootstraping) 회로 등과 같은 특정회로는 일정한 시간 이상의 프리차지(precharge) 시간을 주어야만 의도했던 출력을 얻을 수 있게 된다. 그러나, 어드레스 스큐(address skew)나 무효 어드레스(invalid address)등과 같은 무효 데이터에 의해 충분한 프리차지 시간 이하의 좁은 폭을 갖는 입력신호가 인가되면 회로가 오동작할 수 있다.In general, certain circuits, such as a bootstrapping circuit, have to be given a precharge time for a predetermined time or more to obtain an intended output. However, if an input signal having a narrow width less than or equal to a sufficient precharge time is applied by invalid data such as an address skew or an invalid address, the circuit may malfunction.

따라서, 상기와 같은 좁은 폭의 입력신호, 즉 노이즈를 방지하기 위한 방법으로 입력신호를 필터링(filtering)하는 노이즈 특성 강화회로를 사용하게 된다.Therefore, a noise characteristic enhancement circuit for filtering the input signal as a method for preventing the narrow input signal, that is, the noise as described above is used.

제1도 및 제4도는 단순한 지연회로를 사용한 노이즈 방지회로로서, 제1도는 다수 개의 반전 게이트(inverter)를 사용한 지연회로와 낸드 게이트를 사용하여 낸드 게이트의 입력이 동시에 인에이블된 경우에만 출력이 발생하도록 하여 좁은 폭의 노이즈 입력을 제거하는 회로이고, 제4도는 다수 개의 반전 게이트로 구성된 회로의 사이즈를 조정하여 좁은 폭의 노이즈 입력을 제거하는 회로이다.1 and 4 are noise prevention circuits using a simple delay circuit. FIG. 1 shows outputs only when inputs of a NAND gate are simultaneously enabled using a NAND gate and a delay circuit using a plurality of inverters. A circuit for removing a narrow noise input by generating a circuit, and FIG. 4 is a circuit for removing a narrow noise input by adjusting a size of a circuit composed of a plurality of inverted gates.

상기 회로의 동작은, 제1도 및 제4도에 도시된 지연회로의 지연폭 보다 좁은 폭을 갖는 신호가 입력되면 제2도 및 제5도에 도시된 바와 같이 노이즈를 제거할 수 있지만, 지연회로의 지연폭 보다 약간 큰 폭의 신호가 입력되면 제3도 및 제6도에 도시된 바와 같이 다시 좁은 폭의 노이즈를 발생시키게 된다.The operation of the circuit can remove noise as shown in FIGS. 2 and 5 when a signal having a width narrower than the delay width of the delay circuits shown in FIGS. 1 and 4 is input. When a signal having a width slightly larger than the delay width of the circuit is input, as shown in FIGS. 3 and 6, a narrow width noise is generated again.

즉, 상기 제1도 및 제4도에 도시된 종래의 노이즈 특성 강화회로는 좁은 폭의 노이즈 입력은 제거할 수 있지만, 노이즈가 없는 정상적인 입력이 들어올 경우에는 입력신호의 폭이 오히려 감소하는 문제가 발생한다.That is, the conventional noise characteristic enhancement circuits shown in FIGS. 1 and 4 can eliminate a narrow noise input, but when the normal input without noise is input, the width of the input signal is rather reduced. Occurs.

따라서, 본 발명에서는 간단한 피드백 PMOS형 트랜지스터 또는 NMOS형 트랜지스터를 사용하여 좁은 폭의 노이즈를 넓은 폭을 갖는 신호로 출력함으로써, 노이즈 특성 강화회로를 필요로 하는 회로에서 충분한 프리차지가 이루어지도록 하고, 정상적인 신호가 입력된 경우에는 입력신호의 폭이 감소되지 않고 그대로 출력되도록 하는 회로를 제공하는데 그 목적이 있다.Therefore, in the present invention, by using a simple feedback PMOS transistor or an NMOS transistor, outputting a narrow width signal as a wide width signal allows sufficient precharge in a circuit requiring a noise characteristic enhancement circuit, It is an object of the present invention to provide a circuit for outputting a signal as it is without reducing the width of the input signal.

상기 목적달성을 위한 본 발명의 노이즈 특성 강화회로의 제1특징은 전원전압과 접지전위 사이에 직렬접속되며 각 게이트에 입력단이 연결되는 제1PMOS형 트랜지스터 및 NMOS형 트랜지스터로 이루어지는 반전수단과, 상기 전원전압과 상기 제1PMOS형 트랜지스터 사이에 접속되는 제2PMOS형 트랜지스터와, 상기 반전수단의 출력단으로부터 출력되는 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 반전수단의 출력단과 지연회로가 연결되는 노드 및 상기 접지전위 사이에 접속되어 상기 입력단으로 입력되는 신호의 로직 상태가 로우인 경우에 상기 출력단의 전위가 하이 상태로 플로팅(floating)되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2PMOS형 트랜지스터의 게이트는 상기 지연회로의 출력에 의해 제어되는 것을 특징으로 한다.A first feature of the noise characteristic enhancing circuit of the present invention for achieving the above object is an inverting means consisting of a first PMOS transistor and an NMOS transistor connected in series between a power supply voltage and a ground potential and having an input terminal connected to each gate, and the power supply. A second PMOS transistor connected between a voltage and the first PMOS transistor, a delay circuit for delaying a logic state output from an output terminal of the inverting means for a predetermined time, a node to which the output terminal and the delay circuit of the inverting means are connected, and A latch circuit connected between a ground potential to prevent a potential of the output terminal from floating to a high state when a logic state of a signal input to the input terminal is low; and a gate of the second PMOS transistor. Is controlled by the output of the delay circuit.

본 발명의 노이즈 특성 강화회로의 제2특징은 전원전압과 접지전위 사이에 직렬접속도며 각 게이트에 입력단이 연결되는 PMOS형 트랜지스터 및 제1NMOS형 트랜지스터로 이루어지는 반전수단과, 상기 접지전압과 상기 제1NMOS형 트랜지스터 사이에 접속되는 제2NMOS형 트랜지스터와, 상기 반전수단의 출력단으로부터 출력되는 로직 상태를 일정시간 지연시키는 지연회로와, 상기 반전수단의 출력단과 지연회로가 연결되는 노드 및 상기 접지전위 사이에 접속되어 상기 입력단으로 입력되는 신호의 로직 상태가 하이인 경우에 상기 출력단의 전위가 로우 상태로 플로팅(floating)되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2PMOS형 트랜지스터의 게이트가 상기 지연회로의 출력에 의해 제어되는 것을 특징으로 한다.A second feature of the noise characteristic enhancement circuit of the present invention is a reversal means comprising a PMOS transistor and a first NMOS transistor connected in series between a power supply voltage and a ground potential and having an input terminal connected to each gate, and the ground voltage and the first voltage. Between the second NMOS transistor connected between the 1NMOS transistor, a delay circuit for delaying a logic state output from the output terminal of the inverting means for a predetermined time, a node to which the output terminal of the inverting means and the delay circuit are connected, and the ground potential. And a latch circuit for preventing the potential of the output terminal from floating to a low state when the logic state of the signal connected to the input terminal is high, wherein the gate of the second PMOS transistor is connected to the delay circuit. It is characterized by being controlled by the output of.

본 발명의 노이즈 특성 강화회로의 제3특징은 전원전압과 접지전위 사이에 직렬접속되며 각 게이트에 입력단이 연결되는 제1PMOS형 트랜지스터 및 제1NMOS형 트랜지스터로 이루어지는 반전수단과, 상기 전원 전압과 상기 제1PMOS형 트랜지스터 사이에 접속되는 제2NMOS형 트랜지스터와, 상기 접지전압과 상기 제1NMOS형 트랜지스터 사이에 접속되는 제2NMOS형 트랜지스터와, 상기 반전수단의 출력단으로부터 출력되는 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 반전수단의 출력단과 지연회로 사이에 연결되어 상기 출력단의 전위가 플로팅(floating)되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제1PMOS형 트랜지스터 및 상기 제2NMOS형 트랜지스터의 게이트가 상기 지연회로의 출력에 의해 제어되는 것을 특징으로 한다.A third aspect of the noise characteristic enhancing circuit of the present invention is an inverting means comprising a first PMOS transistor and a first NMOS transistor connected in series between a power supply voltage and a ground potential and having an input terminal connected to each gate, and the power supply voltage and the first transistor. A second NMOS transistor connected between the 1PMOS transistors, a second NMOS transistor connected between the ground voltage and the first NMOS transistor, a delay circuit for delaying a logic state output from an output terminal of the inverting means for a predetermined time; And a latch circuit connected between an output terminal of the inverting means and a delay circuit to prevent the potential of the output terminal from floating, wherein a gate of the first PMOS transistor and the second NMOS transistor is connected to the delay circuit. It is characterized by being controlled by the output of.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 실시예르 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제7도는 본 발명의 노이즈 특성 강화회로에 제1실시예를 도시한 회로도로서, PMOS형 트랜지스터(M3)와 NMOS형 트랜지스터(M4)가 직렬 접속된 반전 게이트 구조의 입력단의 풀-업(pull-up) 트랜지스터(M3)와 전원전위 사이에 PMOS형 트랜지스터(M1)를 연결하고, 상기 입력단의 출력노드(B)와 동일한 위상을 갖고 다수 개의 반전 게이트(G1 내지 G4)에 의해 지연된 신호(C)가 상기 트랜지스터(M1)의 게이트를 제어하도록 하며, 입력신호(A)가 로우 상태일 때에 상기 출력노드(B)를 하이 상태로 래치시키기 위한 래치 회로(G1,M2)를 포함한다.FIG. 7 is a circuit diagram showing the first embodiment in the noise characteristic enhancement circuit of the present invention, wherein a pull-up of an input terminal of an inverted gate structure in which a PMOS transistor M3 and an NMOS transistor M4 are connected in series is shown in FIG. up) A signal C connected between the transistor M3 and the power supply potential, having the same phase as the output node B of the input terminal and delayed by a plurality of inverting gates G1 to G4. And a latch circuit (G1, M2) for latching the output node (B) to a high state when the input signal (A) is in a low state.

그 동작을 살펴보면, 제8도에 도시된 바와 같이 초기에 입력신호(A)가 로우 상태에서 입력단의 출력노드(B)가 래치 기능을 하는 아주 작은 크기의 트랜지스터(M2)에 의해 하이 상태가 되면 일정시간 후에 출력단(C)이 하이 상태가 된다. 이때, 입력신호(A)가 로우에서 하이 상태로 전이하면 출력노드(B)는 로우상태가 되고 이것이 출력단(C)에 전달되기 전에 입력신호(A)가 로우 상태가 되는 경우는 트랜지스터(M1)에 의해 신호(A)가 하이에서 로우 상태로 전이하는 것이 블록킹(blocking)되어 노드(B)는 계속 로우 상태를 유지하게 된다. 따라서, 노드(B)에서 출력단(C)까지의 지연시간을 특정 회로의 프리차지를 위한 충분한 지연시간으로 하면 좁은 폭의 입력신호에 의한 오동작을 방지할 수 있다.In operation, as shown in FIG. 8, when the input signal A is initially low and the output node B of the input terminal becomes high due to a very small transistor M2 having a latch function, the input signal A is low. After a certain time, the output terminal C becomes high. At this time, when the input signal A transitions from the low state to the high state, the output node B becomes the low state and the transistor M1 when the input signal A becomes the low state before it is transmitted to the output terminal C. Transitioning of the signal A from the high to the low state is blocked so that the node B remains in the low state. Therefore, if the delay time from the node B to the output terminal C is a sufficient delay time for precharging the specific circuit, malfunctions due to narrow input signals can be prevented.

또한, 제9도에서와 같이 입력된신호(A)가 노드(B)에서 출력단(C)까지으 지연시간 보다 폭이 넓으면 입력된 신호의 폭을 지연시키지 않고 그대로 출력단(C)에 전달하게 된다.In addition, as shown in FIG. 9, if the input signal A is wider than the delay time from the node B to the output terminal C, the input signal A is transmitted to the output terminal C without delaying the width of the input signal. do.

제10도는 본 발명의 노이즈 특성 강화회로의 제2실시예를 도시한 회로도로소, PMOS형 트랜지스터(M13)와 NMOS형 트랜지스터(M14)가 직렬 접속된 반전 게이트 구조의 입력단의 풀-다운(pull-down)트랜지스터(M14)와 접지전위 사이에 NMOS형 트랜지스터(M11)를 연결하고, 상기 입력단의 출력노드(B)와 동일한 위상을 갖고 다수 개의 반전 게이트(G11 내지 G14)에 의해 지연된 신호(C)가 상기 트랜지스터(M11)의 게이트를 제어하도록 하며, 입력신호(A)가 하이 상태일 때에 상기 출력노드(B)를 로우 상태로 래치시키기 위한 래치 회로(G11,M12)를 포함한다.10 is a circuit diagram showing a second embodiment of the noise characteristic enhancement circuit of the present invention, in which a pull-down of an input terminal of an inverted gate structure in which a PMOS transistor M13 and an NMOS transistor M14 are connected in series is shown. A signal C connected to the NMOS transistor M11 between the transistor M14 and the ground potential, having the same phase as the output node B of the input terminal and delayed by a plurality of inverting gates G11 to G14. ) Controls the gate of the transistor M11, and includes latch circuits G11 and M12 for latching the output node B to a low state when the input signal A is high.

상기 제10도의 회로는 제11도 및 제12도에 보듯이 입력신호(A)가 초기에 하이 상태를 유지하다가 일정폭의 로우 상태를 갖는 경우에 있어서의 노이즈를 방지하기 위한 회로로서, 상기 제7도의 제1실시예와는 위상만 반대이고 동작 원리는 동일하므로 그 설명을 생략하기로 한다.As shown in FIGS. 11 and 12, the circuit of FIG. 10 is a circuit for preventing noise in the case where the input signal A is initially kept high and has a low width of a predetermined width. Since only the phase and the operation principle are the same as those of the first embodiment of FIG. 7, the description thereof will be omitted.

제13도는 본 발명의 노이즈 특성 강화회로의 제3실시예를 도시한 회로도로서, PMOS형 트랜지스터(M23)와 NMOS형 트랜지스터(M24)가 직렬 접속된 반전 게이트 구조의 입력단의 풀-업 트랜지스터(M23)와 전원전위 사이에 PMOS형 트랜지스터(M21)를 연결하고, 풀-다운 트랜지스터(M24)와 접지전위 사이에 NMOS형 트랜지스터(M22)를 연결한 다음, 상기 입력단의 출력노드(B)와 동일한 위상을 갖고 다수 개의 반전 게이트(G21 내지 G24)에 의해 지연된 신호(C)가 상기 트랜지스터(M21,M22)의 게이트를 제어하도록 하며, 상기 출력노드(B)를 하이나 로우 상태로 래치시키기 위한 래치 회로(G21,G25)를 포함한다.FIG. 13 is a circuit diagram showing a third embodiment of the noise characteristic enhancing circuit of the present invention, in which a pull-up transistor M23 of an input terminal of an inverted gate structure in which a PMOS transistor M23 and an NMOS transistor M24 are connected in series. ) Is connected between the PMOS transistor M21 and the NMOS transistor M22 between the pull-down transistor M24 and the ground potential, and then the same phase as the output node B of the input terminal. A latch circuit for controlling the gates of the transistors M21 and M22 to be delayed by a plurality of inverting gates G21 to G24, and latching the output node B in a high or low state. (G21, G25).

상기 제13도의 회로는 제7도와 제10도를 조합한 구조로 입력신호(A)가 초기에 하이 상태를 유지하다가 일정 폭의 로우 상태를 갖는 경우나 입력신호(A)가 초기에 로우 상태를 유지하다가 일정 폭의 하이 상태를 갖는 경우에 있어서의 노이즈를 방지하기 위한 회로로서, 동작 원리를 입력신호(A)의 상태에 따라 상기 제7도 또는 제10도와 동일하다.The circuit of FIG. 13 is a combination of FIG. 7 and FIG. 10, and the input signal A is initially maintained high and then has a low state of a predetermined width. As a circuit for preventing noise in the case of maintaining and having a high state of a certain width, the operation principle is the same as that of FIG. 7 or 10 according to the state of the input signal A. FIG.

이상, 제7도 내지 제13도에서 설명한 본 발명의 회로를 사용하면, 일정한 프리차지 시간을 필요로 하는 회로에 프리차지 시간 보다 좁은 폭을 갖는 입력신호가 들어올 경우에는 지연회로를 사용하여 약간의 지연 시간을 둠으로써, 내부회로에서 필요로 하는 충분한 프리차지 시간을 얻을 수 있기 때문에 좁은 폭의 노이즈에 의한 회로의 오동작을 막을 수 있는 효과가 있다. 또한 내부적인 지연시간 보다 큰 폭의 입력신호가 들어올 경우, 즉 정상적인 입력신호가 입력될 때에는 지연회로에 의한 지연이 없이 그대로 전달되므로 종래 기술에서와 같이 정상 입력신호의 폭을 변화시키는 문제를 발생시키지 않는다.As described above, when the circuit of the present invention described with reference to FIGS. 7 to 13 is used, a delay circuit is used when a input signal having a width smaller than the precharge time enters a circuit requiring a constant precharge time. By providing the delay time, sufficient precharge time required by the internal circuit can be obtained, thereby preventing the malfunction of the circuit due to the narrow noise. In addition, when an input signal having a width larger than the internal delay time is input, that is, when the normal input signal is input, the signal is transmitted as it is without a delay by the delay circuit. Therefore, there is no problem of changing the width of the normal input signal as in the prior art. Do not.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the present invention as set forth in the appended claims.

Claims (3)

반도체 소자의 노이즈 특성 강화회로에 있어서, 전원전압과 접지전위 사이에 직렬접속되며 각 게이트에 입력단이 연결되는 제1PMOS형 트랜지스터 및 NMOS형 트랜지스터로 이루어지는 반전수단과, 상기 전원전압과 상기 제1PMOS형 트랜지스터 사이에 접속되는 제2PMOS형 트랜지스터와, 상기 반전수단의 출력단으로부터 출력되는 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 반전수단의 출력단과 지연회로가 연결되는 노드 및 상기 접지전위 사이에 접속되어 상기 입력단으로 입력되는 신호의 로직 상태가 로우인 경우에 상기 출력단의 전위가 하이 상태로 플로팅(foating)되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2PMOS형 트랜지스터의 게이트는 상기 지연회로의 출력에 의헤 제어되는 것을 특징으로 하는 노이즈 특성 강화회로.A noise characteristic enhancement circuit of a semiconductor device, comprising: inverting means consisting of a first PMOS transistor and an NMOS transistor connected in series between a power supply voltage and a ground potential, and having an input terminal connected to each gate, and the power supply voltage and the first PMOS transistor; A second PMOS transistor connected between the second PMOS transistor, a delay circuit for delaying a logic state output from the output terminal of the inverting means for a predetermined time, a node connected between the output terminal of the inverting means and the delay circuit, and the ground potential; And a latch circuit for preventing a potential of the output terminal from floating to a high state when a logic state of a signal input to an input terminal is low, wherein a gate of the second PMOS transistor is connected to an output of the delay circuit. Noise characteristic enhancement circuit, characterized in that controlled by. 전원전압과 접지전위 사이에 직렬접속되며 각 게이트에 입력단이 연결되는 PMOS형 트랜지스터 및 제1NMOS형 트랜지스터로 이루어지는 반전수단과, 상기 접지전압과 상기 제1NMOS형 트랜지스터 사이에 접속되는 제2NMOS형 트랜지스터와, 상기 반전수단의 출력단으로브터 출력되는 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 반전수단의 출력단과 지연회로가 연결되는 노드 및 상기 접지전위 사이에 접속되어 상기 입력단으로 입력되는 신호의 로직 상태가 하이인 경우에 상기 출력단의 전위가 로우 상태로 플로팅(floating)되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2PMOS형 트랜지스터의 게이트가 상기 지연회로의 출력에 의해 제어되는 것을 특징으로 하는 노이즈 특성 강화회로.Inverting means comprising a PMOS transistor and a first NMOS transistor connected in series between a power supply voltage and a ground potential and having an input terminal connected to each gate, a second NMOS transistor connected between the ground voltage and the first NMOS transistor; A delay circuit for delaying a logic state output to the output terminal of the inverting means for a predetermined time, a logic state of a signal input to the input terminal connected between the node connected to the output terminal of the inverting means and the delay circuit and the ground potential And a latch circuit for preventing the potential of the output terminal from floating to a low state when the voltage is high, and a gate of the second PMOS transistor is controlled by an output of the delay circuit. Reinforced circuit. 전원전압과 접지전위 사이에 직렬접속되며 각 게이트에 입력단이 연결되는 제1PMOS형 트랜지스터 및 제1NMOS형 트랜지스터로 이루어지는 반전수단과, 상기 전원전압과 상기 제1PMOS형 트랜지스터 사이에 접속되는 제2PMOS형 트랜지스터와, 상기 접지전압과 상기 제1NMOS형 트랜지스터 사이에 접속되는 제2NMOS형 트랜지스터와, 상기 반전수단의 출력단으로부터 출력되는 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 반전수단의 출력단과 지연회로 사이에 연결되어 상기 출력단으 전위가 플로팅(floating)되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2PMOS형 트랜지스터 및 상기 제2NMOS형 트랜지스터으 게이트가 상기 지연회로의 출력에 의해 제어되는 것을 특징으로 하는 노이즈 특성 강화회로.Inverting means comprising a first PMOS transistor and a first NMOS transistor connected in series between a power supply voltage and a ground potential and having an input terminal connected to each gate thereof, a second PMOS transistor connected between the power supply voltage and the first PMOS transistor; A second NMOS transistor connected between the ground voltage and the first NMOS transistor, a delay circuit for delaying a logic state output from an output terminal of the inverting means for a predetermined time, and a connection between the output terminal and the delay circuit of the inverting means. And a latch circuit for preventing the potential of the output terminal from floating, wherein the gate of the second PMOS transistor and the second NMOS transistor is controlled by the output of the delay circuit. Reinforced circuit.
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