Claims (3)
반도체 소자의 노이즈 특성 강화회로에 있어서, 반전 게이트 구조의 제1 PMOS형 트랜지스터 및 NMOS형 트랜지스터로 이루어진 입력단과, 전원전위와 상기 입력단의 제1 PMOS형과 트랜지스터 사이에 접속된 제2 PMOS형 트랜지스터와, 상기 입력단의 출력노드의 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 입력단의 출력노드와 지연회로에 접속되어 상기 입력단으로 입력되는 신호의 로직 상태가 로우인 경우에 상기 출력노드의 전위가 하이 상태로 플로팅(floating)되는 것을 방지하기 위한한 래치회로를 포함하며, 상기 제2PMOS형 트랜지스터의 게이트를 상기 지연회로의 출력으로 제어하고, 상기 지연회로에서의 신호 지연시간은 본 노이즈 특성 강화회로를 필요로 하는 특정회로가 충분히 프리차지될 수 있는 시간 이상으로 유지시키는 것을 특징으로 하는 노이즈 특성 강화회로.A noise characteristic enhancement circuit of a semiconductor device, comprising: an input terminal comprising a first PMOS transistor and an NMOS transistor having an inverted gate structure; a second PMOS transistor connected between a power supply potential and the first PMOS type and the transistor of the input terminal; A delay circuit for delaying a logic state of an output node of the input terminal for a predetermined time, and a potential of the output node is high when the logic state of a signal input to the input terminal connected to the output node and the delay circuit of the input terminal is low; A latch circuit for preventing floating to a state, wherein the gate of the second PMOS transistor is controlled as an output of the delay circuit, and a signal delay time in the delay circuit Characterized in that the required circuitry is maintained for more than enough time to be precharged. Enhance the noise characteristic circuit.
반전 게이트 구조의 PMOS형 트랜지스터 및 제1 NMOS형 트랜지스터로 이루어진 입력단과, 상기 입력단의 제1 NMOS형 트랜지스터와 접지전위 사이에 접속된 제2 NMOS형 트랜지스터와 상기 입력단의 출력노드의 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 입력단의 출력노드와 지연회로에 접속되어 상기 입력단으로 입력되는 신호의 로직 상태가 하이인 경우에 상기 출력노드의 전위가 로우 상태로 플로팅되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2 PMOS형 트랜지스터의 게이트를 상기 지연회로의 출력으로 제어하고, 상기 지연회로에서의 신호 지연시간은 본 노이즈 특성 강화회로를 필요로 하는 특정 회로가 충분히 프리차지될 수 있는 시간 이상으로 유지시키는 것을 특징으로 하는 노이즈 특성 강화회로.A logic state of an input terminal including a PMOS transistor and a first NMOS transistor having an inverted gate structure, a second NMOS transistor connected between the first NMOS transistor and the ground potential of the input terminal, and an output node of the input terminal is a predetermined time. A delay circuit for delaying and a latch circuit connected to an output node of the input terminal and a delay circuit to prevent the potential of the output node from floating to a low state when a logic state of a signal input to the input terminal is high; The gate of the second PMOS transistor is controlled by the output of the delay circuit, and the signal delay time in the delay circuit is equal to or more than a time sufficient for a specific circuit requiring this noise characteristic enhancement circuit to be sufficiently precharged. And a noise characteristic reinforcement circuit characterized in that it is maintained.
반전 게이트 구조의 제1 PMOS형 트랜지스터 및 제1 NMOS형 트랜지스터로 이루어진 입력단과, 전원전위와 상기 입력단의 제1 PMOS형 트랜지스터 사이에 접속된 제2 NMOS형 트랜지스터와, 상기 입력단의 제1 NMOS형 트랜지스터와 접지전위 사이에 접속된 제2NMOS형 트랜지스터와, 상기 입력단의 출력노드의 로직 상태를 일정 시간 지연시키는 지연회로와, 상기 입력단의 출력노드와 지연회로에 접속되어 상기 출력노드의 전위가 플로팅되는 것을 방지하기 위한 래치회로를 포함하며, 상기 제2 PMOS형 트랜지스터 및 제2 NMOS형 트랜지스터의 게이트를 상기 지연회로의 출력으로 제어하고, 상기 지연회로에서의 신호 지연시간은 본 노이즈 특성 강화회로를 필요로 하는 특정회로가 충분히 프리차지될 수 있는 시간 이상으로 유지시키는 것을 특징으로하는 노이즈 특성 강화회로.An input terminal comprising a first PMOS transistor and a first NMOS transistor having an inverted gate structure, a second NMOS transistor connected between a power supply potential and a first PMOS transistor of the input terminal, and a first NMOS transistor of the input terminal A second NMOS transistor connected between the ground and the ground potential, a delay circuit for delaying the logic state of the output node of the input terminal for a predetermined time, and a potential of the output node being floated by being connected to the output node and the delay circuit of the input terminal. And a latch circuit to prevent the gates of the second PMOS transistor and the second NMOS transistor from the output of the delay circuit, and the signal delay time in the delay circuit requires the noise characteristic enhancement circuit. Noise characteristics, characterized in that it is maintained for more than the time that a specific circuit can be sufficiently precharged. Generating circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.