KR100215761B1 - Level shift circuit in semiconductor memory device - Google Patents
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Abstract
본 발명은 순시 파워 인가시 파워업의 셋업지연에 관계없이 출력단 노드의 반대편 노드에 출력단 노드의 부하보다 더 큰 부하를 접속하여 출력단 노드의 전압레벨을 확실한 논리레벨로 안정되게 할 수 있는 레벨쉬프트 회로를 구현한 것으로, 제1전원전압 단자에 각각의 일단이 접속되고, 타단은 각각 제1노드 및 제2노드에 접속되어 있으며, 제어단자는 각각 제2노드 및 제1노드에 접속되어 상기 제1전원전압레벨 신호에 응답하여 상기 소정 신호의 전압레벨을 상기 제1전원전압레벨로 레벨변환하여 출력하는 제1 및 제2 레벨전송부와, 상기 제1노드와 제2노드에 각각의 일단이 접속되며 접지전압단자에 각각의 타단이 접속되고 상기 소정 신호와 그 반전된 신호를 각각의 입력으로 하여 상기 소정 신호를 제2전원전압레벨로 레벨변환하여 출력하는 제3 및 제4 레벨전송부와, 상기 제1노드에 제어단자가 접속되며 상기 접지전압단자에 양단이 접속되어 상기 제1노드상의 저항성분이 상기 제2노드상의 저항성분보다 크게하여 순시 파워업시 상기 제2노드를 통한 전압레벨을 정확한 논리로 레벨변환하여 출력하기 위한 부하부를 가진다.The present invention is a level shift circuit that can stabilize the voltage level of the output node to a certain logic level by connecting a load larger than the load of the output node to the opposite node of the output node regardless of the setup delay of the power-up when instantaneous power is applied. One end is connected to the first power supply terminal, the other end is connected to the first node and the second node, respectively, and the control terminal is connected to the second node and the first node, respectively; A first level and a second level transfer unit configured to level convert the voltage level of the predetermined signal to the first power supply voltage level in response to a power supply voltage level signal, and one end of each of the first and second nodes; A third terminal for connecting the other end to the ground voltage terminal and level converting the predetermined signal to a second power supply voltage level using the predetermined signal and its inverted signal as inputs; A fourth level transfer unit and a control terminal are connected to the first node, and both ends are connected to the ground voltage terminal so that the resistance component of the first node is larger than the resistance component of the second node, and thus the second node is turned on during instantaneous power-up. It has a load section for level converting and outputting the voltage level through the correct logic.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내부회로의 소정 입력신호의 전원전압 레벨변환을 위한 레벨쉬프트(Level Shift) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a level shift circuit for converting a power supply voltage level of a predetermined input signal of a semiconductor memory device internal circuit.
일반적으로, 반도체 메모리 장치에 사용되는 전원전압 레벨은 여러가지가 있다. 예를 들어 시스템(System)에서 공급하는 외부전원전압(External VCC:이하 EVCC라 칭함) 레벨과, 메모리 장치 내부에서 발생하여 사용하는 내부전원전압 레벨(Internal VCC:이하 IVC라 칭함)과, 어레이(Array)용 전원전압 레벨, 워드라인(Word Line) 구동용 승압전원전압레벨(이하 VPP라 칭함)등 여러가지가 있으며, 이들 전원전압레벨은 일반적으로 레벨이 다르게 설계되어 있다. 각각의 전원전압레벨은 특정용도에 사용된다. 그리고 특정한 신호 발생시 신호의 전원전압레벨을 변환시킬 필요가 있다. 예를들어 IVC를 EVCC로, IVC를 VPP로, VPP를 IVC로 신호의 전원전압레벨을 변이시킨다.Generally, there are various power supply voltage levels used for semiconductor memory devices. For example, an external power supply voltage (hereinafter referred to as EVCC) level supplied from a system, an internal power supply voltage level (hereinafter referred to as IVC) generated and used inside a memory device, and an array ( There are a variety of power supply voltage levels for arrays and boosted power supply voltage levels for driving word lines (hereinafter referred to as VPP), and these power supply voltage levels are generally designed at different levels. Each supply voltage level is used for a specific purpose. In addition, when a specific signal is generated, it is necessary to convert the power supply voltage level of the signal. For example, the power supply voltage level of the signal is varied with IVC as EVCC, IVC as VPP, and VPP as IVC.
도 1은 종래 기술의 일실시예에 따른 레벨쉬프트 회로의 상세회로도이다. 여기서는 일반적인 레벨쉬프트 회로에 드라이버가 접속된 형태의 회로도이다. 도 1을 참조하면, 소오스(Source)들이 제1전원전압단자 예를들면 EVCC단자에 접속되고 드레인(Drain)들이 각각 제1노드(Node) 예를들면 노드 A 및 제2노드 예를들면 노드 B에 접속된 제1 및 제2 전송레벨부 예를들면 피모오스 트랜지스터(PMOS Transistor) MP1 및 피모오스 트랜지스터 MP2와, 입력 신호 IN 및 그 반전된 신호를 게이트 입력으로 하며 소오스들이 접지전압 VSS 단자에 공통접속되며 드레인들이 각각 노드 A 및 노드 B에 접속된 제3 및 제4 레벨전송부 예를들면 엔모오스 트랜지스터(NMOS Transistor) MN1 및 엔모오스 트랜지스터 MN2와, 상기 엔모오스 트랜지스터 MN1 및 엔모오스 트랜지스터 MN2 사이에 접속된 인버터 INV1으로 구성된다. 동작을 설명하면, 레벨쉬프트 회로 100은 IVC 레벨을 갖는 소정 신호 예를들면 입력신호 IN을 EVCC 레벨을 가진 출력신호 OUT로 레벨을 바꾸어준다. 그와 반대의 경우로, EVCC 레벨을 가진 입력신호 IN을 IVC 레벨을 갖는 출력신호 OUT로 레벨을 바꾸어준다. 그러나 이러한 레벨쉬프트 회로(100)은 엡럽트 파워(Abrupt Power)인가시 즉 순시 파워인가시, 파워 셋업(Set-up)지연에 의한 문제를 발생할 수 있다. 레벨쉬프트 회로의 전원전압은 EVCC이고 인버터 INV1은 IVC 파워를 사용하는 경우, 순시 파워 인가시 EVCC는 외부 시스템(System)에서 인가되는 전압이므로 셋업이 빠르다. 반면 인버터 INV1의 전원전압인 IVC는 EVCC를 받아 만들어지는 내부전원전압이므로 ??업하는데 수십 마이크로 초(㎲)의 시간이 소모된다. 즉, IVC 레벨이 셋업되기 이전에는 엔모오스 트랜지스터들 MN1, MN2의 게이트(Gate) 단자는 플로우팅(Floating)되고 따라서 엔모오스 트랜지스터들 MN1, MN2는 턴오프(Turn off)된다. 반면 피모오스 트랜지스터들 MP1, MP2는 턴온(Turn on)되어 EVCC 파워 인가에 따라 노드 A 및 노드 B가 차아지업(Charge Up)된다. 이때 노드 B가 노드 A보다는 바라보는 로딩(Loading)이 상대적으로 크므로 EVCC를 충분히 따라가지 못하고 따라서 노드 A는 충분히 EVCC를 따라가게 된다. 노드 B는 확실한 논리 하이(High)레벨 또는 논리 로우(Low)레벨이 아닌 어중간한 레벨로 잡히게 되고, 노드 B의 전압레벨이 입력으로 연결된 드라이버(Driver) INV2는 접지전압 VSS에서 EVCC로 직류 경로(DC path)가 형성되어 파워업(Power up)동안 흐르게 되어 파워라인(Power Line)을 멜팅(Melting)시킬 수도 있다. 이러한 문제가 발생한 이유는 EVCC 파워 대비 IVC 파워의 셋업이 늦어져서 생긴 것이다.1 is a detailed circuit diagram of a level shift circuit according to an embodiment of the prior art. Here is a circuit diagram in which a driver is connected to a general level shift circuit. Referring to FIG. 1, sources are connected to a first power supply terminal, for example, an EVCC terminal, and drains are respectively a first node, for example, node A and a second node, for example, node B. The first and second transfer level units connected to the PMOS transistor MP1 and the PMOS transistor MP2 and the input signal IN and the inverted signal thereof as gate inputs, and the sources are common to the ground voltage VSS terminal. Between the third and fourth level transfer units, for example, an NMOS transistor MN1 and an NMOS transistor MN2 connected to the drains and connected to the nodes A and B, respectively, and between the NMOS transistor MN1 and the NMOS transistor MN2. It consists of inverter INV1 connected to. In operation, the level shift circuit 100 changes a level of a predetermined signal having an IVC level, for example, an input signal IN into an output signal OUT having an EVCC level. On the contrary, the level is changed from the input signal IN having the EVCC level to the output signal OUT having the IVC level. However, the level shift circuit 100 may cause a problem due to power set-up delay when applying interrupt power or instantaneous power. When the power supply voltage of the level shift circuit is EVCC and the inverter INV1 uses IVC power, when the instantaneous power is applied, the EVCC is a voltage applied from an external system, so the setup is quick. On the other hand, IVC, which is the power supply voltage of the inverter INV1, is an internal power supply voltage generated by the EVCC, and therefore it takes several tens of microseconds to start up. That is, before the IVC level is set up, the gate terminals of the NMOS transistors MN1 and MN2 are floating and thus the NMOS transistors MN1 and MN2 are turned off. On the other hand, the PMOS transistors MP1 and MP2 are turned on and the node A and the node B are charged up as EVCC power is applied. In this case, since Node B sees a larger loading than Node A, Node B cannot follow EVCC sufficiently, so Node A follows EVCC. Node B is held at a halfway level rather than a certain logic high or logic low level.Driver INV2 with node B's voltage level connected to its input is a DC path from ground voltage VSS to EVCC. A path may be formed to flow during power up to melt the power line. This problem is caused by a slower setup of IVC power versus EVCC power.
상술한 바와 같은 동작에서, 시간에 따른 각 노드들 A,B에 걸리는 전원전압레벨의 변화를 보여주는 도면이 도 2에 나타나 있다. 도 2를 참조하면, 노드 A의 전압레벨이 확실한 EVCC를 따라 올라가고 있는 반면 노드 B상의 전압레벨은 확실한 EVCC레벨이 아닌 어중간한 레벨을 가지고 상승하고 있다. 이는 상기 도 1에서의 드라이버를 통한 직류 경로가 형성되어 전류가 소모되게 때문이다. 따라서 IVC 레벨이 EVCC 레벨만큼 빠르게 셋업될 수 있다면 이러한 문제는 발생하지 않는다. 즉 EVCC 파워업 기울기(slope)를 조절하여 해결할 수 있는 경우도 있지만, 근본적인 해결방안이 되지 못한다. 따라서, 종래 기술에서는 순시 파워업시 파워 셋업지연으로 인하여 레벨쉬프트 회로의 출력단의 전압레벨이 확실한 논리레벨로 되지 못하므로 이에 따른 상기 출력단과 드라이버 사이에 형성된 직류 경로에 의한 직류 전류의 소모를 발생하여 안정된 출력을 확보하지 못하는 문제점이 있다.In the operation as described above, a diagram showing a change in the power supply voltage level across the nodes A and B over time is shown in FIG. Referring to FIG. 2, the voltage level of node A is rising along a certain EVCC, while the voltage level on node B is rising at an intermediate level rather than a certain EVCC level. This is because a direct current path is formed through the driver in FIG. 1 and current is consumed. Thus, this problem does not occur if the IVC level can be set up as fast as the EVCC level. In other words, it can be solved by adjusting the EVCC power-up slope, but it is not a fundamental solution. Therefore, in the prior art, the voltage level of the output stage of the level shift circuit does not become a certain logic level due to the delay of power set-up during instantaneous power-up. Accordingly, the DC current generated by the DC path formed between the output stage and the driver is generated and stable. There is a problem that the output is not obtained.
따라서, 본 발명의 목적은 순시 파워 인가시 파워업의 셋업지연으로 인해 레벨쉬프트 회로에서 발생할 수 있는 직류 경로를 방지하여, 파워업시 직류전류를 방지할 수 있는 반도체 메모리 장치의 레벨쉬프트 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a level shift circuit of a semiconductor memory device capable of preventing a direct current path that may occur in a level shift circuit due to a setup delay of power up when instantaneous power is applied. have.
본 발명의 다른 목적은, 순시 파워 인가시 파워업의 셋업지연에 관계없이 출력단 노드의 반대편(바라보는) 노드에 출력단 노드의 부하보다 더 큰 부하를 접속하여 출력단 노드의 전압레벨을 확실한 논리레벨로 안정되게 할 수 있는 반도체 메모리 장치의 레벨쉬프트 회로를 제공함에 있다.Another object of the present invention is to connect the load greater than the load of the output node to the opposite node of the output node regardless of the setup delay of the power-up when instantaneous power is applied, so that the voltage level of the output node is set to a certain logic level. It is to provide a level shift circuit of a semiconductor memory device that can be stabilized.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 두 개이상의 전원전압을 가지며 소정 신호의 전압레벨을 제1전원전압레벨 및 제2전원전압레벨로 상호 레벨변환시키는 반도체 메모리 장치의 레벨쉬프트 회로에 있어서: 상기 제1전원전압 단자에 각각의 일단이 접속되며 타단은 각각 제1노드 및 제2노드에 접속되고 제어단자는 각각 제2노드 및 제1노드에 접속되어 상기 제1전원전압레벨 신호에 응답하여 상기 소정 신호의 전압레벨을 상기 제1전원전압레벨로 레벨변환하여 출력하는 제1 및 제2 레벨전송부와; 상기 제1노드와 제2노드에 각각의 일단이 접속되고 접지전압단자에 각각의 타단이 접속되어 상기 소정 신호와 그 반전된 신호를 각각의 입력으로 하여 상기 소정 신호를 제2전원전압레벨로 레벨변환하여 출력하는 제3 및 제4 레벨전송부와; 상기 제1노드에 제어단자가 접속되고 상기 접지전압단자에 양단이 접속되어 순시 파워업시 상기 제2노드를 통한 전압레벨을 정확한 논리로 레벨변환하여 출력하는, 상기 제2노드상의 저항성분에 비해 큰 저항성분을 가지는 부하부를 구비함을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, the level shift of the semiconductor memory device having two or more power supply voltage and level level conversion of the predetermined signal to the first power supply voltage level and the second power supply voltage level In the circuit, one end of the first power supply voltage terminal is connected, the other end is connected to the first node and the second node, respectively, and the control terminal is connected to the second node and the first node, respectively, the first power supply voltage level. First and second level transmitters which level-change the voltage level of the predetermined signal to the first power voltage level in response to a signal; One end thereof is connected to the first node and the second node, and the other end thereof is connected to the ground voltage terminal, and the predetermined signal and the inverted signal are respectively input to level the predetermined signal to the second power supply voltage level. Third and fourth level transmitters for outputting the converted level; A control terminal is connected to the first node and both ends are connected to the ground voltage terminal so that the voltage level through the second node can be level-converted and outputted with correct logic during instantaneous power-up, which is larger than the resistance component of the second node. And a load part having a resistance component.
도 1은 종래 기술의 일실시예에 따른 레벨쉬프트 회로의 상세회로도.1 is a detailed circuit diagram of a level shift circuit according to an embodiment of the prior art.
도 2는 도 1의 노드상의 전원전압들과 출력신호(V)의 시간(T)에 따른 상태도.2 is a state diagram according to time T of power supply voltages and an output signal V on the node of FIG.
도 3은 본 발명의 일실시예에 따른 레벨쉬프트 회로의 상세회로도.3 is a detailed circuit diagram of a level shift circuit according to an embodiment of the present invention.
도 4는 도 3의 노드상의 전원전압들과 출력신호(V)의 시간(T)에 따른 상태도.4 is a state diagram according to the time T of the power supply voltages and the output signal V on the node of FIG.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, the detailed description of the preferred embodiments of the present invention will be described with reference to the accompanying drawings. It should be noted that like elements and parts in the figures represent the same numerals wherever possible.
도 3은 본 발명의 일실시예에 따른 레벨쉬프트 회로의 상세회로도이다. 도 3을 참조하면, 상기 도 1의 구성에서 제1노드인 노드 A에 게이트 단자를 접속하여 부하역할을 하게 하는 부하부로서 엔모오스 트랜지스터(30)를 추가한다. 본 실시예에서는 상기 부하부로서 노드 A에 게이트 단자가 접속되고 드레인 및 소오스단이 접지전압단자(VSS)에 접속된 엔모오스 트랜지스터(30)을 사용하였으나, 피모오스 트랜지스터를 사용하여도 가능하다.3 is a detailed circuit diagram of a level shift circuit according to an embodiment of the present invention. Referring to FIG. 3, an NMOS transistor 30 is added as a load unit that connects a gate terminal to a node A, which is a first node, to serve as a load. In this embodiment, although the NMOS transistor 30 in which the gate terminal is connected to the node A, and the drain and source terminals are connected to the ground voltage terminal VSS is used as the load portion, it is also possible to use a PMOS transistor.
이처럼 본 발명에서는 노드 A와 접지전원단자(VSS) 사이에 인위적으로 엔모오스 트랜지스터(30)등의 부하를 형성한다. 따라서, 드라이버가 연결되어 있는 제2노드, 즉 노드 B쪽에 비해 노드 A의 로딩이 커지므로 순시 파워업시 노드 B는 충분히 EVCC를 따라가게되고 노드 A는 어중간한 레벨로 EVCC로 따라간다. 그러나, 상기 노드 A에는 접속된 드라이버가 없으므로 파워업시 노드 A가 어중간한 레벨이 되어도 아무 문제가 발생하지 않으며, 결국 노드 B는 충분히 EVCC를 따라가게 되므로 드라이버 INV 2에 직류 경로(DC path)가 형성되지 않게 된다. 그 결과, 순시 파워업시 제2전원전압레벨 예를들면 내부전원전압레벨에 따른 파워 셋업이 지연되더라도 레벨쉬프트 회로(100)에는 직류 전류가 흐르지 않게 되는 것이다.As described above, in the present invention, a load such as the enMOS transistor 30 is artificially formed between the node A and the ground power supply terminal VSS. Therefore, since the loading of node A is larger than that of the second node, ie, node B, to which the driver is connected, node B follows EVCC sufficiently during instantaneous power-up, and node A follows EVCC at an intermediate level. However, since there is no driver connected to the node A, no problem occurs even when the node A is at an intermediate level during power-up, and eventually, the node B follows the EVCC sufficiently, so that a DC path is not formed in the driver INV 2. Will not. As a result, a DC current does not flow in the level shift circuit 100 even when the power supply according to the second power supply voltage level, for example, the internal power supply voltage level, is delayed during instantaneous power-up.
도 4는 도 3의 노드들 A,B상의 전원전압들 및 출력신호의 시간에 따른 상태도이다. 도 4를 참조하면, 상기 도 2에 대비하여 레벨쉬프트 회로의 출력노드인 노드 B의 전압레벨이 EVCC를 따라가는 것을 볼 수 있다.4 is a state diagram according to time of power supply voltages and an output signal on nodes A and B of FIG. 3. Referring to FIG. 4, it can be seen that the voltage level of the node B, which is an output node of the level shift circuit, follows the EVCC in comparison with FIG. 2.
따라서, 상술한 바와 같은 동작으로 인하여 안정된 출력을 보장할 수 있는 효과를 얻을 수 있다.Therefore, the effect of ensuring a stable output can be obtained by the operation as described above.
본 발명에 따르면, 순시 파워 인가시 파워업의 셋업지연에 관계없이 출력단 노드의 반대편(바라보는) 노드에 상기 출력단 노드의 부하보다 더 큰 부하를 접속함으로써, 출력단 노드의 전압레벨을 확실한 논리레벨로 안정되게 할 수 있게 된다.According to the present invention, by connecting a load larger than the load of the output node to the opposite node of the output node regardless of the setup delay of the power-up when instantaneous power is applied, the voltage level of the output node is set to a certain logic level. It becomes stable.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것 예를들면 부하부에 부하역할을 하는 저항 내지 저항성분을 갖는 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same thing, for example, having a resistance or a resistance component that acts as a load part in a load part may be variously changed and modified without departing from the technical spirit of the present invention. This possibility will be apparent to those skilled in the art.
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