KR100239884B1 - Voltage level shift circuit - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 전압 레벨 쉬프트 회로에 관한 것으로서, 구체적으로는 플레시 메모리 장치의 소거 동작시, 선택된 워드 라인(word line)에 -10V의 소거 전압을 인가하고 소스 라인(source line)이나 벌크(bulk)에 0V의 소거 방지 전압을 인가하기 위한 준비 단계에서, 전원 전압의 변화에 따라 상기 소거 방지 전압의 발생이 지연되는 것을 방지하여, 소거 전압단과 소거 방지 전압단 사이의 전압차를 소정 레벨로 유지시켜, 회로 제작시에 고 항복 전압 트랜지스터의 채용을 억제하여 집적도를 향상시킨 전압 레벨 쉬프트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage level shift circuit of a semiconductor memory device. Specifically, in an erase operation of a flash memory device, an erase voltage of -10V is applied to a selected word line and a source line or a bulk is applied. In the preparation step for applying the 0V erase protection voltage to the bulk, the generation of the erase protection voltage is prevented from being delayed in accordance with the change of the power supply voltage, thereby reducing the voltage difference between the erase voltage terminal and the erase protection voltage terminal. The present invention relates to a voltage level shift circuit, which is maintained at, and suppresses the adoption of a high breakdown voltage transistor at the time of circuit fabrication, thereby improving the degree of integration.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치의 전압 레벨 쉬프트 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a voltage level shift circuit of a semiconductor memory device.
도 1에는 종래 기술의 전압 레벨 쉬프트 회로가 도시되어 있다. 도 1에 도시된 바와 같이, 종래의 전압 레벨 쉬프트 회로는 접지 전압(VSS)이 인가되는 제 1 전원 단자(1)와 전원 전압(VCC)이 인가되는 제 2 전원 단자(2)와 네가티브 전압(Vneg)이 인가되는 제 3 전원 단자(3)를 구비하고 있다. 상기 제 3 전원 단자(3)는 -10V의 소거 전압을 발생하는 외부 네가티브 전압 발생 회로(100)의 출력 단자이다.1 shows a voltage level shift circuit of the prior art. As shown in FIG. 1, the conventional voltage level shift circuit includes a first
도 1을 참조하면, 종래의 전압 레벨 쉬프트 회로는 전압 검출부(200)와 전압 레벨 이동부(300)로 구성되어 있다. 상기 전압 검출부(200)는 상기 전원 전압(VCC)과 상기 네가티브 전압 (Vneg)을 인가받아 소정 레벨의 네가티브 전압(Vneg)을 검출하여 0V의 소거 방지 전압(VH)을 발생한다. 상기 전압 레벨 이동부(300)는 상기 네가티브 전압(Vneg)과 상기 소거 방지 전압(VH)을 인가받아 어드레스 프리디코더(address predecoder)로부터 인가된 소정 레벨의 제어 신호(VS)에 응답하여 상기 네가티브 전압(Vneg)과 상기 소거 방지 전압(VH) 중 어느 하나를 선택적으로 출력한다.Referring to FIG. 1, a conventional voltage level shift circuit includes a
상기 전압 검출부(200)는 제 1 검출 회로(10), 제 2 검출 회로(20), 제 3 검출 회로(30), 그리고 소거 방지 전압 출력 회로(40)으로 구성되어 있다.The
상기 제 1 검출 회로(10)는 제 1 P형 모오스 트랜지스터(101), 제 2 P형 모오스 트랜지스터(102), 제 3 P형 모오스 트랜지스터(103), 그리고 제 1 N형 모오스 트랜지스터(104)로 구성되어 있다. 상기 제 1 P형 모오스 트랜지스터(101), 상기 제 2 P형 모오스 트랜지스터(102), 그리고 상기 제 3 P형 모오스 트랜지스터(103)는 각각 게이트와 드레인이 결합된 P형 모오스 다이오드로서, 각 채널이 상기 제 1 전원 단자(1)와 제 1 노드(N1) 사이에 직렬로 연결되어 있다. 상기 제 1, 제 2, 그리고 제 3 P형 모오스 트랜지스터들(101, 102, 103)의 임계 전압치의 합은 5V이다. 상기 제 1 N형 모오스 트랜지스터(104)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 소오스가 상기 제 3 전원 단자(3)에 연결되고 드레인이 상기 제 1 노드(N1)에 연결되어 있다.The
상기 제 2 검출 회로(20)는 제 2 N형 모오스 트랜지스터(105), 제 4 P형 모오스 트랜지스터(106), 그리고 제 5 P형 모오스 트랜지스터(107)로 구성되어 있다. 상기 제 2 N형 모오스 트랜지스터(105)는 드레인이 상기 제 1 전원 단자(1)에 연결되고 게이트가 상기 제 2 전원 단자(2)에 연결되고 소오스가 제 2 노드(N2)에 연결되어 있다. 상기 제 4 P형 모오스 트랜지스터(106)는 소오스가 상기 제 2 노드(N2)에 연결되고 게이트와 드레인이 결합되어 상기 제 2 N형 모오스 트랜지스터(105)와 함께 저항 역할을 한다. 상기 제 5 P형 모오스 트랜지스터(107)는 소오스가 상기 제 4 P형 모오스 트랜지스터(106)의 드레인에 연결되고 게이트가 상기 제 1 노드(N1)에 연결되고 드레인이 상기 제 3 전원 단자(3)에 연결되어 있다.The
상기 제 3 검출 회로(30)는 제 6 P형 모오스 트랜지스터(108)와 제 3 N형 모오스 트랜지스터(109)로 구성되어 있다. 상기 제 6 P형 모오스 트랜지스터(108)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 소오스가 상기 제 2 전원 단자(2)에 연결되고 드레인이 제 3 노드(N3)에 연결되어 있다. 상기 제 3 N형 모오스 트랜지스터(109)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 소오스가 상기 제 2 노드(N2)에 연결되고 드레인이 상기 제 3 노드(N3)에 연결되어 있다.The
상기 소거 방지 전압 출력 회로(40)는 제 1 인버터(110)와 제 2 인버터(111)로 구성되어 있다. 상기 제 1 인버터(110)는 상기 제 3 노드(N3)의 전압을 인가받아 반전시켜 출력한다. 상기 제 2 인버터(111)는 상기 제 1 인버터(110)의 출력 전압을 인가받아 반전시켜 출력한다.The erasing prevention
상기 전압 레벨 이동부(300)는 제 7 P형 모오스 트랜지스터(113), 제 8 P형 모오스 트랜지스터(114), 제 4 N형 모오스 트랜지스터(115), 제 9 P형 모오스 트랜지스터(116), 그리고 제 5 N형 모오스 트랜지스터(117)로 구성되어 있다. 상기 제 7 P형 모오스 트랜지스터(113)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 소오스 가 상기 어드레스 프리디코더로부터 소정의 제어 신호(VS)를 인가받고 드레인이 제 4 노드(N4)에 연결되어 있다. 상기 제 8 P형 모오스 트랜지스터(114)는 소오스가 상기 제 2 인버터(111)의 출력 단자에 연결되고 드레인이 상기 제 4 노드(N4)에 연결되고 게이트가 제 5 노드(N5)에 연결되어 있다. 상기 제 4 N형 모오스 트랜지스터(115)는 소오스가 상기 제 3 전원 단자(3)에 연결되고 드레인이 상기 제 4 노드(N4)에 연결되고 게이트가 상기 제 5 노드(N5)에 연결되어 있다. 상기 제 9 P형 모오스 트랜지스터(116)는 소오스가 상기 제 2 인버터(111)의 출력 단자에 연결되고 게이트가 상기 제 4 노드(N4)에 연결되고 드레인이 상기 제 5 노드(N5)에 연결되어 있다. 상기 제 5 N형 모오스 트랜지스터(117)는 소오스가 상기 제 3 전원 단자(3)에 연결되고 드레인이 상기 제 5 노드(N5)에 연결되고 게이트가 상기 제 4 노드(N4)에 연결되어 있다.The voltage
도 2는 상술한 바와 같은 구성을 갖는 종래 레벨 쉬프트 회로의 동작 타이밍도이다.2 is an operation timing diagram of a conventional level shift circuit having the configuration as described above.
이하 도 1 내지 도 2를 참조하여, 종래 기술의 전압 레벨 쉬프트 회로의 동작을 설명한다.Hereinafter, the operation of the voltage level shift circuit of the prior art will be described with reference to FIGS. 1 and 2.
우선, 어드레스 프리디코더로부터 제어 신호 입력 단자(112)를 통해 소정의 제어 신호(VS)가 인가되어 제 4 노드(N4)에 래치(latch)되고, 네가티브 전압(Vneg)은 0V에서 -10V까지 하강하기 시작한다. 초기 상태에서는, 즉, 네가티브 전압 레벨(Vneg)이 제 1 전원 단자(1)에 직렬로 연결된 제 1, 제 2, 그리고 제 3 P형 모오스 트랜지스터들(101, 102, 103)의 임계 전압치의 합인 -5V 정도에 이르지 못한 구간에서는, 제 1 노드(N1)의 전압이 네가티브 전압(Vneg)과 같은 레벨로 변화되다가 -5V에 가까워질수록 그 변화가 둔해진다. 이렇게 제 1 노드(N1)의 전압이 하강함에 따라, 제 5 P형 모오스 트랜지스터(107)가 턴 온(turn on)되어 제 2 노드(N2)의 전압 레벨이 그라운드에서 네가티브로 서서히 변하게 된다.First, a predetermined control signal VS is applied from the address predecoder through the control
이제 네가티브 전압(Vneg)이 제 1, 제 2, 그리고 제 3 P형 모오스 트랜지스터들(101, 102, 103)의 임계 전압치의 합인 -5V 정도에 이르게 되면, 제 1 노드(N1)의 전압 레벨은 상기 네가티브 전압 레벨(Vneg)이 계속 하강하더라도 -5V 정도로 유지된다. 이에 따라 제 5 P형 모오스 트랜지스터(107)가 턴 오프(turn off)되면서, 제 2 노드(N2)의 전압이 소정 레벨의 네가티브 전압으로 유지된다. 이때 제 6 P형 모오스 트랜지스터(108)와 함께 모오스 인버터를 이루고 있는 제 3 N형 모오스 트랜지스터(109)의 소오스에 제 2 노드(N2)의 전압이 인가되어 제 3 N형 모오스 트랜지스터(109)가 턴 온되기 시작한다. 이에 따라 제 3 노드(N3)의 전압이 전원 전압(VCC) 레벨에서 0V 이하로 바뀌게 된다. 제 3 노드의 전압은 제 1 인버터(110)와 제 2 인버터(111)를 거쳐 0V의 소거 방지 전압(VH)으로 바뀌어 전압 레벨 이동부(300)로 공급된다. 한편 네가티브 전압(Vneg)는 -10V까지 하강하며 전압 레벨 이동부(300)로 공급된다. 그리하여 제 4 노드(N4)에 래치된 제어 신호(VS)의 레벨에 따라, 소거 방지 전압(VH)과 네가티브 전압(Vneg) 중 하나가 선택되어 출력 단자(118)를 통해 열 디코더(row decoder)로 인가된다. 즉, 제어 신호(VS)가 하이 레벨인 경우에는 네가티브 전압(Vneg)이 열 디코더로 출력되고, 제어 신호(VS)가 로우 레벨인 경우에는 소거 방지 전압(VH)이 열 디코더로 출력된다.Now, when the negative voltage Vneg reaches -5V, which is the sum of the threshold voltage values of the first, second, and third P-
그러나 상술한 종래 기술에 의하면, 상기 네가티브 전압(Vneg)이 -5V 정도에서 제 5 P형 모오스 트랜지스터(107)가 점차적으로 턴 오프되는 관계로, 제 2 노드(N2)의 전압 레벨이 서서히 움직이게 된다. 한편, 제 3 노드(N3)의 전압이 전원 전압(VCC) 레벨에서 0V로 전이하는 포인트는 제 6 P 형 모오스 트랜지스터(108)의 소오스로 공급되는 전원 전압(VCC)과 제 3 N형 모오스 트랜지스터(109)의 소오스로 인가되는 제 2 노드(N2)의 전압 간의 차이에 의해 결정된다. 이 때문에 전원 전압(VCC)의 레벨이 변화하면, 제 3 노드(N3)의 전압이 전원 전압(VCC) 레벨에서 0V로 전이하는 구간도 움직여 0V의 소거 방지 전압(VH)의 발생이 지연되는 경우가 발생한다. 이에 따라, 제 3 노드(N3)의 전압 레벨이 0V로 바뀌는 구간에 대응하는 네가티브 전압(Vneg)의 레벨이 -5V보다 높은 경우가 생긴다.However, according to the related art described above, the fifth P-
도 2를 참조하면, 전원 전압(VCC)이 2.5V인 경우에는, 네가티브 전압(Vneg)이 -5V 정도에서 0V의 소거 방지 전압(VH)이 발생되어 문제가 없다. 반면에 전원 전압(VCC)이 3.5V인 경우에는, 네가티브 전압(Vneg)이 -5V를 지나 계속 하강하여 -5.5V 이하로 되는데도 아직 0V의 소거 방지 전압(VH)이 발생되지 못한다. 이러한 경우, 전압 레벨 이동부(300)의 제어 신호 (VS)가 하이 레벨이라면, 제 9 P형 모오스 트랜지스터(116)의 소오스와 드레인 사이에 걸리는 전압차가 9V (= 3.5V - (-5.5V))이상으로 된다. 마찬가지 경우에, 전압 레벨 이동부(300)의 제어 신호(VS)가 로우 레벨이라면, 제 5 N형 모오스 트랜지스터(117)의 소오스와 드레인 사이에 걸리는 전압차가 9V 이상으로 된다. 더군다나 만일 전원 전압(VCC)의 레벨이 5V 정도라면 제 9 P형 모오스 트랜지스터(116)나 제 5 N형 모오스 트랜지스터(117) 각각의 양단에 10V 이상의 고 전압이 걸리게 된다. 그렇게 되면 전압 레벨 쉬프트 회로의 설계시, 고 항복 전압 트랜지스터를 채용해야 하고, 이는 회로의 집적도를 낮추는 문제점을 야기시킨다.Referring to FIG. 2, when the power supply voltage VCC is 2.5V, the erasing prevention voltage VH of 0V is generated when the negative voltage Vneg is about -5V, so there is no problem. On the other hand, in the case where the power supply voltage VCC is 3.5V, although the negative voltage Vneg continues to fall past -5V and becomes below -5.5V, 0V anti-erasing voltage VH is not generated yet. In this case, when the control signal VS of the voltage
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 전원 전압(VCC)의 변화에 상관없이 소정 레벨의 네가티브 전압(Vneg)에서 소거 방지 전압을 발생하는 반도체 메모리 장치의 전압 레벨 쉬프트 회로를 제공하는 것이다.Accordingly, an object of the present invention has been proposed to solve the above-mentioned problems, and the voltage level of the semiconductor memory device which generates an erase protection voltage at a negative voltage Vneg of a predetermined level regardless of the change of the power supply voltage VCC. It is to provide a shift circuit.
도 1은 종래의 실시예에 따른 전압 레벨 쉬프트 회로를 보여주는 회로도;1 is a circuit diagram showing a voltage level shift circuit according to a conventional embodiment;
도 2는 도 1에 도시된 회로의 동작 타이밍도;2 is an operation timing diagram of the circuit shown in FIG. 1;
도 3은 본 발명의 실시예에 따른 전압 레벨 쉬프트 회로를 보여주는 회로도;3 is a circuit diagram showing a voltage level shift circuit according to an embodiment of the present invention;
도 4는 도 3에 도시된 회로의 동작 타이밍도;4 is an operation timing diagram of the circuit shown in FIG. 3;
*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
100 : 외부 네가티브 전압 발생 회로 200 : 전압 검출부100: external negative voltage generation circuit 200: voltage detector
300 : 전압 레벨 이동부300: voltage level moving unit
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치의 전압 레벨 쉬프트 회로에 있어서, 외부로부터 전원 전압과 네가티브 전압을 인가받아 소정 레벨의 소거 방지 전압을 발생하는 전압 검출부와, 외부로부터 상기 네가티브 전압을 인가받고 상기 전압 검출부로부터 소정 레벨의 소거 방지 전압을 인가받아 외부로부터 인가된 소정의 제어 신호에 응답하여, 소정 레벨의 소거 전압에 해당하는 상기 네가티브 전압과 상기 소거 방지 전압 중 어느 하나를 선택적으로 출력하는 전압 레벨 이동부를 포함하여, 소정 레벨의 네가티브 전압의 검출시 소정 레벨의 상기 소거 방지 전압을 발생하는 것을 특징으로 한다.According to an aspect of the present invention for achieving the above object, in the voltage level shift circuit of a semiconductor device, a voltage detector for generating a predetermined level of erasure prevention voltage by receiving a power supply voltage and a negative voltage from the outside, The negative voltage corresponding to the erase voltage of the predetermined level may be applied to the negative voltage and the erase protection voltage in response to a predetermined control signal applied from the outside by receiving the negative voltage from the outside and receiving an anti-erasing voltage of a predetermined level from the voltage detector. And a voltage level shifter for selectively outputting any one of the voltage level shifters to generate the anti-erasing voltage of a predetermined level upon detection of a negative voltage of a predetermined level.
이 회로의 바람직한 실시예에 있어서, 상기 전압 검출부는 접지 단자와, 상기 전원 전압이 인가되는 전원 전압 단자와, 상기 네가티브 전압이 인가되는 네가티브 전압 단자와, 제 1 노드와, 상기 접지 단자와 상기 네가티브 전압 단자에 접속되어 소정 레벨의 네가티브 전압을 검출하여 상기 제 1 노드로 인가하는 제 1 검출 수단과, 제 2 노드와, 상기 접지 단자에 접속되고 상기 전원 전압과 상기 네가티브 전압을 인가받아 상기 제 1 노드의 전압에 응답하여 상기 제 2 노드로 소정 레벨의 검출 전압을 인가하는 제 2 검출 수단과, 제 3 노드와, 상기 접지 단자에 접속되고 상기 전원 전압을 인가받고, 상기 제 2 노드의 전압에 응답하여, 상기 제 3 노드로 소정 레벨의 검출 전압을 인가하는 제 3 검출 수단과, 소정 레벨의 상기 제 3 노드의 전압에 응답하여 소정 레벨의 상기 소거 방지 전압을 출력하는 소거 방지 전압 출력 수단을 포함한다.In a preferred embodiment of this circuit, the voltage detector includes a ground terminal, a power supply voltage terminal to which the power supply voltage is applied, a negative voltage terminal to which the negative voltage is applied, a first node, the ground terminal, and the negative terminal. First detection means connected to a voltage terminal to detect a negative voltage of a predetermined level and applied to the first node, a second node, and the ground terminal connected to the power supply voltage and the negative voltage to receive the first voltage; Second detection means for applying a detection voltage of a predetermined level to the second node in response to the voltage of the node, a third node, connected to the ground terminal, receiving the power supply voltage, and applying a voltage to the voltage of the second node. In response, third detection means for applying a detection voltage of a predetermined level to said third node, and predetermined in response to a voltage of said third node of a predetermined level. Erasing prevention voltage output means for outputting the erasing preventing voltage at a level.
이 회로의 바람직한 실시예에 있어서, 상기 제 1 검출 수단은 게이트가 상기 접지 단자와 접속되고 상기 네가티브 전압 단자와 상기 제 1 노드 사이에 직렬 연결되어 전류 통로를 형성하는 제 1 N형 모오스 트랜지스터와, 소오스가 상기 접지 단자와 접속되고 게이트와 드레인이 접속된 제 1 P형 모오스 트랜지스터와, 소오스가 상기 제 1 P형 모오스 트랜지스터의 드레인과 접속되고 게이트와 드레인이 접속된 제 2 P형 모오스 트랜지스터와, 소오스가 상기 제 2 P형 모오스 트랜지스터의 드레인과 접속되고 게이트와 드레인이 상기 제 1 노드와 접속된 제 3 P형 모오스 트랜지스터를 포함한다.In a preferred embodiment of this circuit, the first detecting means comprises: a first N-type MOS transistor having a gate connected to the ground terminal and connected in series between the negative voltage terminal and the first node to form a current path; A first P-type MOS transistor with a source connected to the ground terminal and a gate and a drain connected, a second P-type MOS transistor with a source connected to a drain of the first P-type transistor and a gate and a drain connected thereto; And a third P-type MOS transistor having a source connected to the drain of the second P-type MOS transistor and a gate and a drain connected to the first node.
이 회로의 바람직한 실시예에 있어서, 상기 제 2 검출 수단은 드레인이 상기 접지 단자와 접속되고 소오스가 상기 제 2 노드와 접속되고 게이트가 상기 전원 전압 단자와 접속된 제 2 N형 모오스 트랜지스터와, 소오스가 상기 제 2 노드와 접속되고 게이트와 드레인이 접속된 제 4 P형 모오스 트랜지스터와, 드레인이 상기 제 4 P형 모오스 트랜지스터의 드레인과 접속되고 소오스가 상기 네가티브 전압 단자와 접속되고 게이트가 상기 제 1 노드와 접속된 제 3 N형 모오스 트랜지스터를 포함한다.In a preferred embodiment of this circuit, the second detecting means comprises: a second N-type transistor having a drain connected to the ground terminal, a source connected to the second node, and a gate connected to the power supply voltage terminal; A fourth P-type MOS transistor connected with the second node, a gate and a drain connected with each other, a drain connected with a drain of the fourth P-type transistor, a source connected with the negative voltage terminal, and a gate connected with the first And a third N-type MOS transistor connected to the node.
이 회로의 바람직한 실시예에 있어서, 상기 제 3 검출 수단은 소오스가 상기 전원 전압 단자와 접속되고 게이트가 상기 접지 단자와 접속되고 드레인이 상기 제 3 노드와 접속된 제 5 P형 모오스 트랜지스터와, 드레인이 상기 제 3 노드와 접속되고 게이트가 상기 접지 단자와 접속되고 소오스가 상기 제 2 노드와 접속된 제 4 N형 모오스 트랜지스터를 포함한다.In a preferred embodiment of this circuit, the third detecting means comprises: a fifth P-type transistor having a source connected to the power supply voltage terminal, a gate connected to the ground terminal, and a drain connected to the third node; And a fourth N-type MOS transistor connected to the third node, a gate connected to the ground terminal, and a source connected to the second node.
이 회로의 바람직한 실시예에 있어서, 상기 소거 방지 전압 출력 수단은 상기 제 3 노드의 전압을 인가받아 반전시켜 출력하는 제 1 인버터와, 상기 제 1 인버터의 출력 전압을 인가받아 반전시켜 출력하는 제 2 인버터를 포함한다.In a preferred embodiment of the circuit, the erasing prevention voltage output means includes a first inverter that receives the voltage of the third node and inverts it and outputs it, and a second inverter that receives and inverts the output voltage of the first inverter. It includes an inverter.
이 회로의 바람직한 실시예에 있어서, 상기 전압 레벨 이동부는 접지 단자와, 상기 제어 신호가 인가되는 제어 신호 입력 단자와, 상기 네가티브 전압이 인가되는 네가티브 전압 단자와, 제 4 노드와, 게이트가 상기 접지 단자와 접속되고 소오스가 상기 제어 신호 입력 단자와 접속되고 드레인이 상기 제 4 노드와 접속된 제 6 P형 모오스 트랜지스터와, 상기 전압 레벨 쉬프트 회로의 출력 단자와 접속된 제 5 노드와, 소오스가 상기 제 2 인버터의 출력단과 접속되고 드레인이 상기 제 4 노드와 접속되고 게이트가 상기 제 5 노드와 접속된 제 7 P형 모오스 트랜지스터와, 소오스가 상기 네가티브 전압 단자와 접속되고 드레인이 상기 제 4 노드와 접속되고 게이트가 상기 제 5 노드와 접속된 제 5 N형 모오스 트랜지스터와, 소오스가 상기 제 2 인버터의 출력단과 접속되고 드레인이 상기 제 5 노드와 접속되고 게이트가 상기 제 4 노드와 접속된 제 8 P형 모오스 트랜지스터와, 소오스가 상기 네가티브 전압 단자와 접속되고 드레인이 상기 제 5 노드와 접속되고 게이트가 상기 제 4 노드와 접속된 제 6 N형 모오스 트랜지스터를 포함한다.In a preferred embodiment of the circuit, the voltage level shifting unit comprises a ground terminal, a control signal input terminal to which the control signal is applied, a negative voltage terminal to which the negative voltage is applied, a fourth node, and a gate to the ground. A sixth P-type MOS transistor connected to a terminal, a source connected to the control signal input terminal, and a drain connected to the fourth node; a fifth node connected to an output terminal of the voltage level shift circuit; A seventh P-type MOS transistor connected to an output terminal of a second inverter, a drain connected to the fourth node, a gate connected to the fifth node, a source connected to the negative voltage terminal, and a drain connected to the fourth node; A fifth N-type MOS transistor connected with the gate and the fifth node, and a source connected to an output terminal of the second inverter. An eighth P-type MOS transistor connected with a drain connected with the fifth node and a gate connected with the fourth node, a source connected with the negative voltage terminal, a drain connected with the fifth node, and a gate connected with the fifth node And a sixth N-type MOS transistor connected to the four nodes.
본 발명의 다른 일 특징에 의하면, 반도체 장치의 전압 레벨 쉬프트 회로에 있어서, 접지 단자와, 전원 전압이 인가되는 전원 전압 단자와, 네가티브 전압이 인가되는 네가티브 전압 단자와, 제 1 노드와, 상기 접지 단자와 상기 네가티브 전압 단자에 접속되어 소정 레벨의 네가티브 전압을 검출하여 상기 제 1 노드로 인가하는 제 1 검출 수단과, 제 2 노드와, 상기 접지 단자에 접속되고 상기 전원 전압과 상기 네가티브 전압을 인가받아 상기 제 1 노드의 전압에 응답하여 상기 제 2 노드로 소정 레벨의 검출 전압을 인가하는 제 2 검출 수단과, 제 3 노드와, 상기 접지 단자에 접속되고 상기 전원 전압을 인가받고 상기 제 2 노드의 전압에 응답하여 상기 제 3 노드로 소정 레벨의 검출 전압을 인가하는 제 3 검출 수단과, 소정 레벨의 상기 제 3 노드(N3)의 전압에 응답하여 소정 레벨의 소거 방지 전압을 출력하는 소거 방지 전압 출력 수단을 포함하는 전압 검출부와, 상기 네가티브 전압 단자로부터 상기 소거 전압 레벨의 네가티브 전압을 인가받고, 상기 소거 방지 전압 출력 수단으로부터 소정 레벨의 상기 소거 방지 전압을 인가받아 외부로부터 인가된 소정의 제어 신호에 응답하여, 상기 네가티브 전압과 상기 소거 방지 전압 중 어느 하나를 선택적으로 출력하는 전압 레벨 이동부를 포함하여, 상기 제 1 검출 수단에 의해 상기 소정 레벨의 네가티브 전압이 검출되지 않은 구간에서는 상기 소거 방지 전압 출력 수단의 출력 전압이 상기 전원 전압 레벨이고, 상기 제 1 검출 수단에 의해 상기 소정 레벨의 네가티브 전압이 검출된 이후 구간에서는 상기 소거 방지 전압 출력 수단의 출력 전압이 소정의 소거 방지 전압 레벨로 되는 것을 특징으로 한다.According to another aspect of the invention, in a voltage level shift circuit of a semiconductor device, a ground terminal, a power supply voltage terminal to which a power supply voltage is applied, a negative voltage terminal to which a negative voltage is applied, a first node, and the ground First detection means connected to a terminal and the negative voltage terminal to detect and apply a negative voltage of a predetermined level to the first node, a second node, and the power supply voltage and the negative voltage connected to the ground terminal Second detection means for receiving and applying a predetermined level of detection voltage to the second node in response to the voltage of the first node; a third node; Third detection means for applying a detection voltage of a predetermined level to the third node in response to a voltage of; and a voltage of the third node N3 of a predetermined level. A voltage detector including an erase protection voltage output means for outputting an erase protection voltage of a predetermined level in response thereto, and receiving a negative voltage of the erase voltage level from the negative voltage terminal, and receiving the negative voltage of the predetermined level from the erase protection voltage output means. And a voltage level shifter configured to selectively output one of the negative voltage and the erasure prevention voltage in response to a predetermined control signal applied from an external device in response to an erase protection voltage. In the section where the negative voltage of the level is not detected, the output voltage of the erasing prevention voltage output means is the power supply voltage level, and the erasing prevention voltage output in the section after the negative voltage of the predetermined level is detected by the first detecting means. The output voltage of the means is It is characterized in that the voltage level.
이 회로의 바람직한 실시예에 있어서, 상기 제 1 검출 수단은 게이트가 상기 접지 단자와 접속되고 상기 네가티브 전압 단자와 상기 제 1 노드에 사이에 직렬 연결되어 전류 통로를 형성하는 제 1 N형 모오스 트랜지스터와, 소오스가 상기 접지 단자와 접속되고 게이트와 드레인이 접속된 제 1 P형 모오스 트랜지스터와, 소오스가 상기 제 1 P형 모오스 트랜지스터의 드레인과 접속되고 게이트와 드레인이 접속된 제 2 P형 모오스 트랜지스터와, 소오스가 상기 제 2 P형 모오스 트랜지스터의 드레인과 접속되고 게이트와 드레인이 상기 제 1 노드에 접속된 제 3 P형 모오스 트랜지스터를 포함한다.In a preferred embodiment of the circuit, the first detecting means comprises: a first N-type MOS transistor having a gate connected to the ground terminal and connected in series between the negative voltage terminal and the first node to form a current path; A first P-type MOS transistor having a source connected to the ground terminal and a gate and a drain connected thereto, a second P-type MOS transistor having a source connected to a drain of the first P-type transistor and a gate and a drain connected thereto; And a third P-type MOS transistor having a source connected to the drain of the second P-type MOS transistor and a gate and a drain connected to the first node.
이 회로의 바람직한 실시예에 있어서, 상기 제 2 검출 수단은 드레인이 상기 접지 단자와 접속되고 소오스가 상기 제 2 노드와 접속되고 게이트가 상기 전원 전압 단자와 접속된 제 2 N형 모오스 트랜지스터와, 소오스가 상기 제 2 노드와 접속되고 게이트와 드레인이 접속된 제 4 P형 모오스 트랜지스터와, 드레인이 상기 제 4 P형 모오스 트랜지스터의 드레인과 접속되고 소오스가 상기 네가티브 전압 단자와 접속되고 게이트가 상기 제 1 노드와 접속된 제 3 N형 모오스 트랜지스터를 포함한다.In a preferred embodiment of this circuit, the second detecting means comprises: a second N-type transistor having a drain connected to the ground terminal, a source connected to the second node, and a gate connected to the power supply voltage terminal; A fourth P-type MOS transistor connected with the second node, a gate and a drain connected with each other, a drain connected with a drain of the fourth P-type transistor, a source connected with the negative voltage terminal, and a gate connected with the first And a third N-type MOS transistor connected to the node.
이 회로의 바람직한 실시예에 있어서, 상기 제 3 검출 수단은 소오스가 상기 전원 전압 단자와 접속되고 게이트가 상기 접지 단자와 접속되고 드레인이 상기 제 3 노드와 접속된 제 5 P형 모오스 트랜지스터와, 드레인이 상기 제 3 노드와 접속되고 게이트가 상기 접지 단자와 접속되고 소오스가 상기 제 2 노드와 접속된 제 4 N형 모오스 트랜지스터를 포함한다.In a preferred embodiment of this circuit, the third detecting means comprises: a fifth P-type transistor having a source connected to the power supply voltage terminal, a gate connected to the ground terminal, and a drain connected to the third node; And a fourth N-type MOS transistor connected to the third node, a gate connected to the ground terminal, and a source connected to the second node.
이 회로의 바람직한 실시예에 있어서, 상기 소거 방지 전압 출력 수단은 상기 제 3 노드의 전압을 인가받아 반전시켜 출력하는 제 1 인버터와, 상기 제 1 인버터의 출력 전압을 인가받아 반전시켜 출력하는 제 2 인버터를 포함한다.In a preferred embodiment of the circuit, the erasing prevention voltage output means includes a first inverter that receives the voltage of the third node and inverts it and outputs it, and a second inverter that receives and inverts the output voltage of the first inverter. It includes an inverter.
이 회로의 바람직한 실시예에 있어서, 상기 전압 레벨 이동부는 접지 단자와, 상기 제어 신호가 인가되는 제어 신호 입력 단자와, 상기 네가티브 전압이 인가되는 네가티브 전압 단자와, 제 4 노드와, 게이트가 상기 접지 단자와 접속되고 소오스가 상기 제어 신호 입력 단자와 접속되고 드레인이 상기 제 4 노드와 접속된 제 6 P형 모오스 트랜지스터와, 상기 전압 레벨 쉬프트 회로의 출력 단자와 접속된 제 5 노드와, 소오스가 상기 제 2 인버터의 출력단과 접속되고 드레인이 상기 제 4 노드와 접속되고 게이트가 상기 제 5 노드와 접속된 제 7 P형 모오스 트랜지스터와, 소오스가 상기 네가티브 전압 단자와 접속되고 드레인이 상기 제 4 노드와 접속되고 게이트가 상기 제 5 노드와 접속된 제 5 N형 모오스 트랜지스터와, 소오스가 상기 제 2 인버터의 출력단과 접속되고 드레인이 상기 제 5 노드와 접속되고 게이트가 상기 제 4 노드와 접속된 제 8 P형 모오스 트랜지스터와, 소오스가 상기 네가티브 전압 단자와 접속되고 드레인이 상기 제 5 노드와 접속되고 게이트가 상기 제 4 노드와 접속된 제 6 N형 모오스 트랜지스터를 포함한다.In a preferred embodiment of the circuit, the voltage level shifting unit comprises a ground terminal, a control signal input terminal to which the control signal is applied, a negative voltage terminal to which the negative voltage is applied, a fourth node, and a gate to the ground. A sixth P-type MOS transistor connected to a terminal, a source connected to the control signal input terminal, and a drain connected to the fourth node; a fifth node connected to an output terminal of the voltage level shift circuit; A seventh P-type MOS transistor connected to an output terminal of a second inverter, a drain connected to the fourth node, a gate connected to the fifth node, a source connected to the negative voltage terminal, and a drain connected to the fourth node; A fifth N-type MOS transistor connected with the gate and the fifth node, and a source connected to an output terminal of the second inverter. An eighth P-type MOS transistor connected with a drain connected with the fifth node and a gate connected with the fourth node, a source connected with the negative voltage terminal, a drain connected with the fifth node, and a gate connected with the fifth node And a sixth N-type MOS transistor connected to the four nodes.
이와 같은 회로에 의하면, 전원 전압의 변화에 상관없이 소정 레벨의 네가티브 전압에서 소정 레벨의 소거 방지 전압이 발생하게 된다.According to such a circuit, a predetermined level of anti-erasing voltage is generated at a negative voltage of a predetermined level irrespective of the change of the power supply voltage.
이하, 도 3 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다. 도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조 번호를 병기한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 to 4. In Figs. 3 to 4, the same reference numerals are given to the components having the same functions as the components shown in Figs.
도 3은 본 발명의 실시예에 따른 전압 레벨 쉬프트 회로를 보여주는 회로도이다. 도 3에서 보는 바와 같이, 상기 전압 레벨 쉬프트 회로는 접지 전압(VSS)이 인가되는 제 1 전원 단자(1)와 전원 전압(VCC)이 인가되는 제 2 전원 단자(2)와 네가티브 전압(Vneg)이 인가되는 제 3 전원 단자(3)가 구비되어 있다. 상기 제 3 전원 단자(3)는 -10V의 소거 전압을 발생하는 외부 네가티브 전압 발생 회로(100)의 출력 단자이다.3 is a circuit diagram illustrating a voltage level shift circuit according to an exemplary embodiment of the present invention. As shown in FIG. 3, the voltage level shift circuit includes a first
도 3을 참조하면, 본 발명의 전압 레벨 쉬프트 회로는, 전압 검출부(200)와 전압 레벨 이동부(300)로 구성되어 있다. 상기 전압 검출부(200)는 상기 전원 전압(VCC)과 상기 네가티브 전압(Vneg)을 인가받아 소정 레벨의 네가티브 전압(Vneg)을 검출하여 0V의 소거 방지 전압(VH)을 발생시킨다. 상기 전압 레벨 이동부(300)는 소정의 소거 전압 레벨의 네가티브 전압(Vneg)과 상기 소거 방지 전압(VH)을 인가받아 어드레스 프리디코더로부터 인가된 소정의 제어신호(VS)에 응답하여 상기 네가티브 전압(Vneg)과 상기 소거 방지 전압(VH) 중 어느 하나를 선택적으로 출력한다.Referring to FIG. 3, the voltage level shift circuit of the present invention includes a
상기 전압 검출부(200)는 제 1 검출 회로(10), 제 2 검출 회로(20), 제 3 검출 회로(30), 그리고 소거 방지 전압 출력 회로(40)으로 구성되어 있다.The
상기 제 1 검출 회로(10)는 제 1 P형 모오스 트랜지스터(201), 제 2 P형 모오스 트랜지스터(202), 제 3 P형 모오스 트랜지스터(203), 그리고 제 1 N형 모오스 트랜지스터(204)로 구성되어 있다. 상기 제 1 P형 모오스 트랜지스터(201), 제 2 P형 모오스 트랜지스터(202), 그리고 제 3 P형 모오스 트랜지스터(203)는 각각 게이트와 드레인이 결합된 P형 모오스 다이오드로서, 상기 제 1 전원 단자(1)와 제 1 노드(N1) 사이에 각 채널이 직렬 연결되어 있다. 상기 제 1, 제 2, 그리고 제 3 P형 모오스 트랜지스터들(201, 202, 203)의 임계 전압치의 합은 5V이다. 상기 제 1 N형 모오스 트랜지스터(204)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 상기 제 3 전원 단자(3)와 상기 제 1 노드(N1) 사이에 직렬 연결되어 전류 통로를 갖는다.The
상기 제 2 검출 회로(20)는 제 2 N형 모오스 트랜지스터(205), 제 4 P형 모오스 트랜지스터(206), 그리고 제 3 N형 모오스 트랜지스터(207)로 구성되어 있다. 상기 제 2 N형 모오스 트랜지스터(205)는 드레인이 상기 제 1 전원 단자(1)에 연결되고 게이트가 상기 제 2 전원 단자(2)에 연결되고 소오스가 상기 제 2 노드(N2)에 연결된다. 상기 제 4 P형 모오스 트랜지스터(206)는 소오스가 상기 제 2 N형 모오스 트랜지스터(205)의 소오스에 연결되고 게이트와 드레인이 결합되어 상기 제 2 N형 모오스 트랜지스터(205)와 함께 저항 역할을 한다. 상기 제 3 N형 모오스 트랜지스터(207)는 드레인이 상기 제 4 P형 모오스 트랜지스터(206)의 드레인에 연결되고 게이트가 상기 제 1 노드(N1)에 연결되고 소오스가 상기 제 3 전원 단자(3)에 연결된다.The
상기 제 3 검출 회로(30)는 제 5 P형 모오스 트랜지스터(208)와 제 4 N형 모오스 트랜지스터(209)로 구성되어 있다. 상기 제 5 P형 모오스 트랜지스터(208)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 소오스가 상기 제 2 전원 단자(2)에 연결되고 드레인이 상기 제 3 노드(N3)에 연결된다. 상기 제 4 N형 모오스 트랜지스터(209)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 소오스가 상기 제 2 노드(N2)에 연결되고 드레인이 상기 제 3 노드(N3)에 연결된다.The
상기 소거 방지 전압 출력 회로(40)는 제 1 인버터(210)와 제 2 인버터(211)로 구성되어 있다. 상기 제 1 인버터(210)는 상기 제 3 노드(N3)의 전압을 인가받아 반전시켜 출력한다. 상기 제 2 인버터(211)는 상기 제 1 인버터(210)의 출력 전압을 인가받아 반전시켜 출력한다.The erasing prevention
상기 전압 레벨 이동부(300)는 제 6 P형 모오스 트랜지스터(113), 제 7 P형 모오스 트랜지스터(114), 제 5 N형 모오스 트랜지스터(115), 제 8 P형 모오스 트랜지스터(116), 그리고 제 6 N형 모오스 트랜지스터(117)로 구성되어 있다. 상기 제 6 P형 모오스 트랜지스터(113)는 게이트가 상기 제 1 전원 단자(1)에 연결되고 어드레스 프리디코더로부터의 제어 신호(VS)를 제 4 노드(N4)로 인가한다. 상기 제 7 P형 모오스 트랜지스터(114)는 소오스가 상기 제 2 인버터(111)의 출력 단자에 연결되고 드레인이 상기 제 4 노드(N4)에 연결되고 게이트가 제 5 노드(N5)에 연결된다. 상기 제 5 N형 모오스 트랜지스터(115)는 소오스가 상기 제 3 전원 단자(3)에 연결되고 드레인이 상기 제 4 노드(N4)에 연결되고 게이트가 상기 제 5 노드(N5)에 연결된다. 상기 제 8 P형 모오스 트랜지스터(116)는 소오스가 상기 제 2 인버터(111)의 출력 단자에 연결되고 게이트가 상기 제 4 노드(N4)에 연결되고 드레인이 상기 제 5 노드(N5)에 연결된다. 상기 제 6 N형 모오스 트랜지스터(117)는 소오스가 상기 제 3 전원 단자(3)에 연결되고 드레인이 상기 제 5 노드(N5)에 연결되고 게이트 가 상기 제 4 노드(N4)에 연결된다.The voltage
이와 같은 회로에 의하면, 전원 전압(VCC)의 변화에 상관없이 소정 레벨의 네가티브 전압(Vneg)의 검출시에 지연없이 소거 방지 전압(VH)이 발생된다.According to such a circuit, the erasing prevention voltage VH is generated without a delay at the detection of the negative voltage Vneg of a predetermined level irrespective of the change of the power supply voltage VCC.
도 4는 상술한 구성을 갖는 본 발명의 실시예에 따른 동작 타이밍도이다.4 is an operation timing diagram according to an embodiment of the present invention having the above-described configuration.
이하 도 3 내지 도 4를 참조하여 본 발명의 실시예에 따른 동작을 살펴보면, 우선, 어드레스 프리디코더로부터 제어 신호 입력 단자(112)로 소정의 제어 신호(VS)가 인가되어 제 4 노드(N4)에 래치된다. 네가티브 전압(Vneg)의 레벨은 0V부터 -10V까지 하강하기 시작한다. 초기 상태에서는, 즉, 상기 네가티브 전압(Vneg) 레벨이 제 1, 제 2, 그리고 제 3 P형 모오스 트랜지스터들(201, 202, 203)의 임계 전압치의 합인 -5V 정도에 이르지 못한 구간에서는, 상기 제 1 노드(N1)의 전압이 상기 네가티브 전압(Vneg)과 같이 하강하게 된다. 이에 따라 상기 제 3 N형 모오스 트랜지스터(207)가 턴 오프된 상태를 유지하여, 상기 제 2 노드(N2)의 전압 레벨이 그라운드로 유지된다.3 to 4, first, a predetermined control signal VS is applied from the address predecoder to the control
네가티브 전압(Vneg)이 제 1, 제 2, 그리고 제 3 P형 모오스 트랜지스터들(201, 202, 203)의 임계 전압치의 합인 -5V 정도에 이르게 되면, 네가티브 전압(Vneg)이 계속 하강하더라도, 제 1 노드(N1)의 전압 레벨이 -5V 정도로 유지된다. 이에 따라 제 3 N형 모오스 트랜지스터(207)가 턴 온되면서, 제 2 노드(N2)의 전압 레벨이 그라운드에서 네가티브 레벨로 급속하게 변하게 된다. 그러면 제 4 N형 모오스 트랜지스터(209)가 턴 온되어 제 3 노드(N3)의 전압 레벨이 전원 전압 레벨(VCC)에서 소정의 네가티브 레벨로 급속히 바뀌게 된다. 이때 제 3 노드(N3)의 전압은 제 1 인버터(210)와 제 2 인버터(211)를 거쳐 0V의 소거 방지 전압(VH)으로 바뀌어 전압 레벨 이동부(300)로 공급된다. 한편, 제 3 전원 단자(3)의 네가티브 전압(Vneg)은 소거 전압 레벨인 -10V까지 하강하면서 전압 레벨 이동부(300)로 공급된다.When the negative voltage Vneg reaches -5V, which is the sum of the threshold voltage values of the first, second, and third P-
그리고 전압 레벨 이동부(300)의 제 4 노드(N4)에 래치된 제어 신호(VS)의 레벨에 따라 소거 방지 전압(VH)과 소거 전압인 네가티브 전압(Vneg) 중 하나가 선택되어 제 5 노드(N5)와 출력 단자(118)를 통해 열 디코더로 출력된다. 즉, 제어 신호(VS)가 하이 레벨인 경우에는 열 디코더로 소거 전압인 네가티브 전압(Vneg)이 출력되고, 제어 신호(VS)가 로우 레벨인 경우에는 열 디코더로 소거 방지 전압(VH)이 출력된다.According to the level of the control signal VS latched to the fourth node N4 of the voltage
이와 같은 방법으로 제 1 검출 회로(10)에 의해 -5V의 네가티브 전압(Vneg)의 검출시, 제 3 N형 모오스 트랜지스터(207)가 턴 온됨에 따라 제 2 노드(N2)의 전압이 급속하게 네가티브로 하강하여 제 3 검출 회로(30)가 전원 전압(VCC)의 레벨에 대해 둔감해지고 제 3 노드(N3)의 전압이 로우 레벨로 급속히 하강하게 된다. 그래서 -5V의 네가티브 전압(Vneg)이 검출되면 전원 전압(VCC)의 변화에 따른 지연없이 제 2 인버터(211)의 출력 전압이 전원 전압(VCC) 레벨에서 0V의 소거 방지 전압(VH) 레벨로 바뀌게 된다. 그리하여 전압 레벨 이동부(300) 내에 고 전압이 걸리는 요인이 없어진다.In this manner, when the negative voltage Vneg of −5 V is detected by the
도 4를 참조하면, 전원 전압(VCC)이 2.5V로 인가되거나 3.5V로 인가되거나 상관없이 상기 네가티브 전압(Vneg)이 -5V 정도에서 0V의 소거 방지 전압(VH)이 발생되는 것을 확인할 수 있다. 따라서 전원 전압(VCC)이 5V로 인가되더라도 제 8 P형 모오스 트랜지스터(116)나 제 6 N형 모오스 트랜지스터(117) 각각의 양단에 걸리는 최대 전압이 10V이하로 유지되게 된다.Referring to FIG. 4, regardless of whether the power supply voltage VCC is applied at 2.5V or 3.5V, the anti-erasing voltage VH of 0V is generated when the negative voltage Vneg is about -5V. . Therefore, even when the power supply voltage VCC is applied at 5V, the maximum voltage across each of the eighth P-
본 발명에 따르면, 전압 검출부의 소거 방지 전압 발생이 전원 전압(VCC)의 변화에 상관없이 소정 레벨의 네가티브 전압(Vneg)에서 지연없이 이루어짐으로써, 전압 레벨 쉬프트 회로 내에 고 전압이 걸리는 것을 방지할 수 있다. 그리하여 전압 레벨 쉬프트 회로의 설계시, 고 항복 전압 트랜지스터의 채용을 억제하여 상기 전압 레벨 쉬프트 회로의 레이 아웃 면적을 줄일 수 있다.According to the present invention, the erasure prevention voltage generation of the voltage detector is performed without a delay at the negative voltage Vneg of the predetermined level irrespective of the change of the power supply voltage VCC, thereby preventing the high voltage from being applied to the voltage level shift circuit. have. Thus, in the design of the voltage level shift circuit, it is possible to suppress the use of the high breakdown voltage transistor to reduce the layout area of the voltage level shift circuit.
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Family Applications (1)
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1997
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Also Published As
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