KR100243263B1 - Schmitt trigger circuit for rc oscillator - Google Patents

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Abstract

본 발명은 RC 오실레이터용 슈미트트리거 회로에 관한 것이다. 본 발명에 따른 슈미트트리거 회로는, 전원전압과 접지 사이에 순차적으로 직렬접속되고 게이트가 모두 동일한 입력신호에 접속되는 제1 및 제2피모스 트랜지스터와 제1 및 제2엔모스 트랜지스터와, 상기 제1 및 제2피모스 트랜지스터의 접점과 접지 사이에 직렬접속되고 게이트가 상기 제2피모스 및 제1엔모스 트랜지스터의 접점에서 출력되는 출력신호와 접지에 각각 접속되는 제3 및 제4피모스 트랜지스터와, 상기 제1 및 제2엔모스 트랜지스터의 접점과 전원전압 사이에 직렬접속되고 게이트가 상기 출력신호와 전원전압에 각각 접속되는 제3 및 제4엔모스 트랜지스터를 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 슈미트트리거 회로를 사용하면, 전원전압이 낮아질 경우 이에 따라 슈미트트리거 회로의 전달특성의 문턱전압도 감소되므로, 출력신호의 주기가 길어지는 것을 방지할 수 있는 장점이 있다.The present invention relates to a Schmitt trigger circuit for an RC oscillator. The Schmitt trigger circuit according to the present invention includes first and second PMOS transistors, first and second NMOS transistors, which are serially connected in series between a power supply voltage and a ground and whose gates are all connected to the same input signal, And third and fourth PMOS transistors connected in series between a contact of the first PMOS transistor and the ground and a gate respectively connected to an output signal output from the contact point of the second PMOS transistor and the first NMOS transistor, And third and fourth NMOS transistors connected in series between a contact point of the first and second NMOS transistors and a power supply voltage and having gates connected to the output signal and the power supply voltage, respectively. Therefore, when the Schmitt trigger circuit according to the present invention is used, since the threshold voltage of the Schmitt trigger circuit is reduced when the power supply voltage is lowered, it is possible to prevent a longer period of the output signal.

Description

RC 오실레이터용 슈미트트리거 회로Schmitt trigger circuit for RC oscillator

본 발명은 RC 오실레이터(Oscillator)용 슈미트트리거(Schmitt Trigger) 회로에 관한 것으로, 특히 전원전압이 낮아질 때 출력신호의 주기가 길어지는 것을 방지할 수 있는 RC 오실레이터용 슈미트트리거 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schmitt trigger circuit for an RC oscillator, and more particularly, to a Schmitt trigger circuit for an RC oscillator that can prevent a longer period of an output signal when a power supply voltage is lowered.

RC 오실레이터는 반도체 집적회로에서 구형파를 발생시키기 위하여 통상적으로 사용되는 회로로서, 도 1에 일반적인 RC 오실레이터의 구성도가 도시되어 있다.The RC oscillator is a circuit typically used for generating a square wave in a semiconductor integrated circuit, and a configuration diagram of a general RC oscillator is shown in FIG.

도 1을 참조하면, 상기 RC 오실레이터는, 입력신호(Vin)를 증폭하여 출력신호(Vout)를 출력하는 슈미트트리거 버퍼(1)와, 입력단과 출력단 사이에 접속되는 저항(R)과, 입력단과 접지(VSS) 사이에 접속되는 커패시터(C)로 구성되어 있다.1, the RC oscillator includes a Schmitt trigger buffer 1 for amplifying an input signal Vin and outputting an output signal Vout, a resistor R connected between an input terminal and an output terminal, And a capacitor C connected between the ground (VSS).

도 2는 도 1에 사용되는 종래의 슈미트트리거 회로의 회로도를 나타낸다.Fig. 2 shows a circuit diagram of a conventional Schmitt trigger circuit used in Fig.

도 2를 참조하면, 종래의 슈미트트리거 회로는, 전원전압(VDD)과 접지(VSS) 사이에 순차적으로 직렬접속되고 게이트가 모두 동일한 입력신호(Vin)에 접속되는 제1 및 제2피모스 트랜지스터(P1,P2)와 제1 및 제2엔모스 트랜지스터(N1,N2), 상기 제1 및 제2피모스 트랜지스터(P1,P2)의 접점과 접지 사이에 접속되고 게이트가 상기 제2피모스 및 제1엔모스 트랜지스터(P2,N1)의 접점에서 출력되는 출력신호(Vout)에 접속되는 제3피모스 트랜지스터(P3), 상기 제1 및 제2엔모스 트랜지스터(N1,N2)의 접점과 전원전압(VDD) 사이에 접속되고 게이트가 상기 출력신호(Vout)에 접속되는 제3엔모스 트랜지스터(N3)로 구성되어 있다.Referring to FIG. 2, the conventional Schmitt trigger circuit includes first and second PMOS transistors (first and second PMOS transistors) connected in series between a power supply voltage (VDD) and a ground (VSS) (P1, P2) and the first and second NMOS transistors (N1, N2), the first and second PMOS transistors (P1, P2) and the ground, A third PMOS transistor P3 connected to the output signal Vout output from the contact point of the first NMOS transistors P2 and N1 and a third PMOS transistor P3 connected between the contacts of the first and second NMOS transistors N1 and N2, And a third NMOS transistor N3 connected between the voltage VDD and a gate connected to the output signal Vout.

통상 슈미트트리거 회로는 도 3에 도시된 바와 같은 입출력 전달특성(Transfer Characteristics)을 가지며, 도 2의 제3피모스 및 제3엔모스 트랜지스터(P3,N3)의 크기에 의해 상기 전달특성의 문턱전압(Vth)이 결정된다. 또한 일단 상기 제3피모스 및 제3엔모스 트랜지스터(P3,N3)의 크기가 결정되면, 상기 전달특성의 문턱전압(Vth)은 전원전압(VDD)의 변화에 무관하게 거의 일정한 값을 가진다.The Schmitt trigger circuit typically has input and output transfer characteristics as shown in FIG. 3, and the threshold voltage of the transfer characteristic is determined by the size of the third and fourth NMOS transistors P3 and N3 in FIG. (Vth) is determined. Once the size of the third and fourth NMOS transistors P3 and N3 is determined, the threshold voltage Vth of the transfer characteristic has a substantially constant value regardless of the change of the power supply voltage VDD.

그런데 상기 문턱전압(Vth)은, 도 4 슈미트트리거 회로의 입출력 파형도의 A지점으로부터 B지점까지의 동작시간을 결정하게 되는 데, 상술한 종래의 슈미트트리거 회로에서는 전원전압(VDD)이 낮아지는 경우 입력신호(Vin)는 천천히 변하고 반면에 상기 문턱전압(Vth)은 변하지 않고 거의 일정하므로, A지점으로부터 B지점까지의 시간이 길어지게 되는 문제점이 있다. 즉 출력신호(Vout)의 주기가 길어지는 문제점이 있다. 특히 전원전압(VDD)이 2V 부근이 되면, 트랜지스터의 문턱전압 근처에서 동작하게 되므로 출력신호(Vout)의 주기가 매우 크게 변하여 전원전압(VDD)이 5V일 경우에 비해 상기 출력신호(Vout)의 주기가 수배 이상으로 길어지게 된다.However, the threshold voltage Vth determines the operation time from the point A to the point B in the input / output waveform diagram of the Schmitt trigger circuit of Fig. 4. In the above-described conventional schmitt trigger circuit, the power supply voltage VDD is lowered The input signal Vin is slowly changed while the threshold voltage Vth is not changed and is almost constant. Thus, there is a problem that the time from the point A to the point B becomes long. That is, the period of the output signal Vout becomes longer. Particularly, when the power supply voltage VDD is close to 2V, since the operation is performed near the threshold voltage of the transistor, the period of the output signal Vout is greatly changed, The period becomes longer by several times or more.

따라서 본 발명의 목적은, 전원전압이 낮아질 때 출력신호의 주기가 길어지는 것을 방지할 수 있는 RC 오실레이터용 슈미트트리거 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a Schmitt trigger circuit for an RC oscillator that can prevent a longer period of an output signal when a power supply voltage is lowered.

도 1은 일반적인 RC 오실레이터의 구성도1 is a block diagram of a general RC oscillator

도 2는 도 1에 사용되는 종래의 슈미트트리거 회로의 회로도Fig. 2 is a circuit diagram of a conventional schmitt trigger circuit used in Fig. 1

도 3은 일반적인 슈미트트리거 회로의 입출력 전달특성을 나타내는 도면3 is a diagram showing input / output transfer characteristics of a general Schmitt trigger circuit

도 4는 일반적인 슈미트트리거 회로의 입출력 파형도Fig. 4 shows an input / output waveform diagram of a general Schmitt trigger circuit

도 5는 본 발명의 실시예에 따른 슈미트트리거 회로의 회로도를 나타낸다.5 shows a circuit diagram of a Schmitt trigger circuit according to an embodiment of the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 슈미트트리거 회로는, 전원전압과 접지 사이에 순차적으로 직렬접속되고 게이트가 모두 동일한 입력신호에 접속되는 제1 및 제2피모스 트랜지스터와 제1 및 제2엔모스 트랜지스터와, 상기 제1 및 제2피모스 트랜지스터의 접점과 접지 사이에 직렬접속되고 게이트가 상기 제2피모스 및 제1엔모스 트랜지스터의 접점에서 출력되는 출력신호와 접지에 각각 접속되는 제3 및 제4피모스 트랜지스터와, 상기 제1 및 제2엔모스 트랜지스터의 접점과 전원전압 사이에 직렬접속되고 게이트가 상기 출력신호와 전원전압에 각각 접속되는 제3 및 제4엔모스 트랜지스터를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a Schmitt trigger circuit comprising first and second PMOS transistors serially connected in series between a power supply voltage and a ground and having gates all connected to the same input signal, And a third NMOS transistor connected in series between the contact point of the first and second PMOS transistors and the ground and having a gate connected to the output signal output from the contact point of the second PMOS transistor and the first NMOS transistor, And a fourth PMOS transistor, and third and fourth NMOS transistors connected in series between a contact point of the first and second NMOS transistors and a power supply voltage and having a gate connected to the output signal and a power supply voltage, respectively .

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 5는 본 발명의 실시예에 따른 슈미트트리거 회로의 회로도를 나타낸다. 여기에서 종래기술 도 2의 구성요소와 실질적으로 동일한 기능을 수행하는 구성요소들에는 도 2에 표기된 참조부호 및 참조번호가 그대로 사용될 것이다.5 shows a circuit diagram of a Schmitt trigger circuit according to an embodiment of the present invention. Here, reference numerals and reference numerals shown in FIG. 2 will be used as they are for components that perform substantially the same functions as those of the prior art FIG.

도 5를 참조하면, 게이트가 출력신호(Vout)에 접속되는 제3피모스 트랜지스터(P3)와 접지(VSS) 사이에 제4피모스 트랜지스터(P4) 가접속되고, 또한 게이트가 상기 출력신호(Vout)에 접속되는 제3엔모스 트랜지스터(N3)와 전원전압(VDD) 사이에 제4엔모스 트랜지스터(N4)가 접속되는 것이 도 2의 종래기술과 다르고, 나머지는 도 2의 종래기술과 동일하다.5, a fourth PMOS transistor P4 is connected between the third PMOS transistor P3 whose gate is connected to the output signal Vout and the ground VSS, and a gate is connected to the output signal Vout 2 except that the fourth NMOS transistor N4 is connected between the third NMOS transistor N3 and the power supply voltage VDD and the other is the same as the prior art of FIG. Do.

상기 제4피모스 및 제4엔모스 트랜지스터(P4,N4)는 상기 제3피모스 및 제3엔모스 트랜지스터(P3,N3)를 통한 피드백(Feedback) 전류량을 조절하는 역할을 한다. 또한 이 피드백 전류량이 도 3 슈미트트리거 입출력 전달특성의 문턱전압(Vth)을 조절하므로, 상기 제4피모스 및 제4엔모스 트랜지스터(P4,N4)가 접속됨으로써 상기 문턱전압(Vth)을 조절할 수 있는 것이다. 즉 전원전압(VDD)이 감소되면, 상기 제4피모스 및 제4엔모스 트랜지스터(P4,N4)의 저항이 커져서 피드백 전류량을 감소시키고, 이에 따라 상기 문턱전압(Vth)도 감소되게 된다.The fourth PMOS and the fourth PMOS transistors P4 and N4 control the amount of feedback current through the third PMOS transistor P3 and the third NMOS transistor N3. Since the feedback current amount controls the threshold voltage Vth of the schmitt trigger input / output transfer characteristic in FIG. 3, the fourth PMOS transistor P4 and the fourth NMOS transistor P4 can be connected to control the threshold voltage Vth It is. That is, when the power supply voltage VDD is decreased, the resistance of the fourth PMOS transistor P4 and the fourth NMOS transistor N4 is increased to reduce the amount of feedback current, thereby reducing the threshold voltage Vth.

따라서 본 발명에 따른 슈미트트리거 회로를 사용하면, 슈미트트리거 회로에 공급되는 전원전압(VDD)이 낮아질 경우 이에 따라 문턱전압(Vth)도 감소되므로, 도 4 슈미트트리거 회로의 입출력 파형도에서 A지점으로부터 B지점까지의 시간이 길어지는 것을 방지할 수 있게 된다. 즉 출력신호(Vout)의 주기가 길어지는 것을 방지할 수 있는 것이다.Therefore, when the Schmitt trigger circuit according to the present invention is used, the threshold voltage Vth is also reduced when the power supply voltage VDD supplied to the Schmitt trigger circuit is lowered. Therefore, in the input / output waveform of the Schmitt trigger circuit, It is possible to prevent the time to the point B from becoming long. That is, the period of the output signal Vout can be prevented from becoming longer.

또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.It is apparent that the present invention is not limited to the above-described embodiments, and that various modifications can be made by those skilled in the art within the technical scope of the present invention.

Claims (1)

전원전압과 접지 사이에 순차적으로 직렬접속되고, 게이트가 모두 동일한 입력신호에 접속되는 제1 및 제2피모스 트랜지스터와 제1 및 제2엔모스 트랜지스터;First and second PMOS transistors and first and second NMOS transistors serially connected in series between a power supply voltage and a ground and having gates all connected to the same input signal; 상기 제1 및 제2피모스 트랜지스터의 접점과 접지 사이에 직렬접속되고, 게이트가 상기 제2피모스 및 제1엔모스 트랜지스터의 접점에서 출력되는 출력신호와 접지에 각각 접속되는 제3 및 제4피모스 트랜지스터;Third and fourth transistors connected in series between a contact point of the first and second PMOS transistors and ground and each having a gate connected to an output signal output from a contact point of the second PMOS transistor and the first NMOS transistor, PMOS transistor; 상기 제1 및 제2엔모스 트랜지스터의 접점과 전원전압 사이에 직렬접속되고, 게이트가 상기 출력신호와 전원전압에 각각 접속되는 제3 및 제4엔모스 트랜지스터를 포함하는 것을 특징으로 하는 슈미트트리거 회로.And a third and fourth NMOS transistor connected in series between a contact point of the first and second NMOS transistors and a power supply voltage and having a gate connected to the output signal and a power supply voltage, respectively, .
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