KR100200501B1 - Multiplexer - Google Patents
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Abstract
본 발명은 멀티플렉서를 공개한다. 그 회로는 n개의 선택신호들에 각각 응답하여 n개의 입력신호들을 공통노드로 각각 전송하기 위한 n개의 전송트랜지스터들, 상기 n개의 전송트랜지스터들의 공통노드로 부터의 신호를 버퍼하여 출력신호를 발생하기 위한 제1, 2인버터들, 및 상기 제1인버터의 출력신호에 응답하여 상기 공통노드를 전원전압으로 풀업하기 위한 풀업 트랜지스터로 구성되어 있다. 따라서, 선택신호의 스큐에 의한 데이타 충돌을 방지하여 출력신호가 미지의 상태가 되는 것을 막을 수 있다.The present invention discloses a multiplexer. The circuit generates n output transistors by buffering signals from a common node of n transmission transistors for transmitting n input signals to a common node, respectively, in response to the n selection signals. First and second inverters, and a pull-up transistor configured to pull up the common node to a power supply voltage in response to an output signal of the first inverter. Therefore, it is possible to prevent data collision due to skew of the selection signal and to prevent the output signal from becoming unknown.
Description
본 발명은 멀티플렉서에 관한 것으로, 선택신호의 스큐(skew)에 의한 데이타의 충돌을 방지할 수 있는 멀티플렉서에 관한 것이다.The present invention relates to a multiplexer, and more particularly, to a multiplexer capable of preventing data collision due to skew of a selection signal.
멀티플렉서란 선택단자로 입력되는 선택신호에 제어되어 입력되는 신호들중의 어느 하나를 선택하여 출력하는 회로이다. 이와같은 동작을 하는 멀티플렉서는 크게 두가지 형태로 분류할 수 있는데, 첫째는 n개의 선택신호에 의해서 제어되는 입력신호의 수가 선택신호와 동일한 n개인 형태이고, 두번째는 n개의 선택신호에 의해서 제어되는 입력신호의 수가 2n개인 형태가 있다.The multiplexer is a circuit that selects and outputs any one of signals that are controlled by a selection signal input to the selection terminal. The multiplexer which operates like this can be classified into two types. First, the number of input signals controlled by the n selection signals is the same as the selection signal, and the second is the input controlled by the n selection signals. the number of signal has 2 n individual form.
멀티플렉서는 회로가 간단하고 입력신호의 갯수만큼 확장이 용이하여 널리 사용된다. 입력의 선택단자는 보통 NMOS트랜지스터로 구성되는데 이는 전송 게이트보다 크기가 작고 제어신호가 하나만이 필요함으로 전체 칩의 크기를 줄이는데 효과적이다. 하지만, NMOS트랜지스터의 출력이 결국 하나의 노드로 묶이고 이 노드에서는 선택단자의 스큐에 의해 입력 데이타가 충돌이 일어나는 경우가 발생된다. 이 경우에 순간적으로 최종 출력단에 미지의 상태가 발생되어 멀티플렉서의 출력을 입력으로 하는 다음단의 회로에 악 영향을 미치게 된다.The multiplexer is widely used because of its simple circuit and easy expansion by the number of input signals. The input selection terminal is usually composed of an NMOS transistor, which is smaller than the transfer gate and requires only one control signal, which is effective in reducing the size of the entire chip. However, the output of the NMOS transistor is eventually bundled into one node, where the input data collides due to skew of the selection terminal. In this case, an unknown state is generated at the final output stage instantaneously and adversely affects the circuit of the next stage which uses the output of the multiplexer as an input.
도1은 종래의 2입력 멀티플렉서의 회로를 나타내는 것으로, NMOS트랜지스터들(10, 12), 및 인버터들(14, 16)으로 구성되어 있다. 선택신호(s0)가 하이레벨이면 NMOS트랜지스터(10)가 온되어 입력신호(d0)가 선택되어 인버터들(14, 16)을 통하여 출력신호(y)로 출력된다. 선택신호(s1)가 하이레벨이 되면 NMOS트랜지스터(12)가 온되어 입력신호(d1)가 선택되어 인버터들(14, 16)을 통하여 출력신호(y)로 출력된다. 그런데, 이와같이 동작하는 종래의 회로는 NMOS트랜지스터들(10, 12)의 출력 공통점에서 선택신호들(s0, s1)의 스큐에 의해 데이타의 충돌이 발생할 수가 있으며, 이때, 출력신호(y)가 미지의 상태가 되어 다음단의 회로에 악영향을 줄 수가 있다는 문제점이 있었다.1 shows a circuit of a conventional two-input multiplexer, which is composed of NMOS transistors 10 and 12 and inverters 14 and 16. When the selection signal s0 is at a high level, the NMOS transistor 10 is turned on, and the input signal d0 is selected and output as the output signal y through the inverters 14 and 16. When the selection signal s1 becomes high, the NMOS transistor 12 is turned on, and the input signal d1 is selected and output as the output signal y through the inverters 14 and 16. However, in the conventional circuit operating as described above, data collision may occur due to the skew of the selection signals s0 and s1 at the common point of the outputs of the NMOS transistors 10 and 12, where the output signal y is unknown. There is a problem that can be adversely affected by the circuit of the next stage.
본 발명의 목적은 선택신호의 클럭 스큐에 의한 데이타의 충돌을 방지할 수 있는 멀티플렉서를 제공하는데 있다.An object of the present invention is to provide a multiplexer capable of preventing data collision due to clock skew of a selection signal.
이와같은 목적을 달성하기 위한 본 발명의 멀티플렉서는 n개의 선택신호들에 각각 응답하여 n개의 입력신호들을 공통노드로 각각 전송하기 위한 n개의 전송트랜지스터들, 상기 n개의 전송트랜지스터들의 공통노드로 부터의 신호를 버퍼하여 출력신호를 발생하기 위한 제1, 2인버터들, 및 상기 제1인버터의 출력신호에 응답하여 상기 공통노드를 전원전압으로 풀업하기 위한 풀업 트랜지스터를 구비한 것을 특징으로 한다.In order to achieve the above object, the multiplexer of the present invention includes n transmission transistors for transmitting n input signals to a common node, respectively, in response to n selection signals, respectively, from a common node of the n transmission transistors. First and second inverters for buffering a signal to generate an output signal, and a pull-up transistor for pulling up the common node to a power supply voltage in response to an output signal of the first inverter.
도 1은 종래의 멀티플렉서의 회로를 나타내는 것이다.1 shows a circuit of a conventional multiplexer.
도 2는 본 발명의 멀티플렉서의 회로를 나타내는 것이다.2 shows a circuit of a multiplexer of the present invention.
첨부된 도면을 참고로 하여 본 발명의 멀티플렉서를 설명하면 다음과 같다.The multiplexer of the present invention will be described with reference to the accompanying drawings.
도2는 본 발명의 멀티플렉서의 회로를 나타내는 것으로, 선택신호(s0)에 응답하여 입력신호(d0)를 전송하기 위한 NMOS트랜지스터(10), 선택신호(s1)에 응답하여 입력신호(d1)를 전송하기 위한 NMOS트랜지스터(12), NMOS트랜지스터들(10, 12)의 출력 공통점으로 부터의 신호를 버퍼하여 출력신호(y)를 발생하기 위한 인버터들(14, 16), 인버터(14)의 출력신호에 응답하여 NMOS트랜지스터들(10, 12)의 공통점을 전원전압(VDD)으로 풀업하기 위한 PMOS트랜지스터(18)로 구성되어 있다. 도1에 나타낸 회로에 PMOS트랜지스터(18)를 추가하여 구성되어 있다.2 shows a circuit of the multiplexer of the present invention, in which an NMOS transistor 10 for transmitting an input signal d0 in response to the selection signal s0, and an input signal d1 in response to the selection signal s1 are shown. Outputs of inverters 14 and 16 and inverter 14 for buffering signals from the output common point of NMOS transistors 12 and NMOS transistors 10 and 12 for transmission to generate output signal y The PMOS transistors 18 are configured to pull up a common point of the NMOS transistors 10 and 12 to the power supply voltage V DD in response to the signal. The PMOS transistor 18 is added to the circuit shown in FIG.
선택신호(s0)가 하이레벨이면, 입력신호(d0)가 선택되어 NMOS트랜지스터(10)를 통하여 전송되는데, 이때, 만약 입력신호(d0)가 하이레벨이라면 NMOS트랜지스터들(10, 12)의 공통점은 하이레벨이 된다. 인버터(14)는 이 신호를 반전하여 로우레벨의 신호를 출력한다. PMOS트랜지스터(18)는 인버터(14)의 출력신호에 응답하여 온되고 NMOS트랜지스터들(10, 12)의 공통점을 하이레벨로 풀업하게 된다. 이 값은 다시 인버터들(14, 16)을 거쳐 하이레벨의 출력신호(y)를 출력하게 된다. 즉, 인버터(14)의 출력신호에 의해 NMOS트랜지스터들(10, 12)의 공통점을 전원전압레벨로 풀업하여 출력신호(y)의 하이레벨의 특성이 개선된다. 즉, 이와같이 동작하여 NMOS트랜지스터(10)에 의해서 문턱전압만큼 감소된 전압레벨을 전원전압레벨로 보상할 수가 있다. 만약, 선택신호(s0)가 하이레벨이고 입력신호(d0)가 로우레벨인 경우에는 PMOS트랜지스터(18)가 오프되고 NMOS트랜지스터(10, 12)의 공통점의 로우레벨 신호가 인버터들(14, 16)을 통하여 그대로 출력신호(y)로 출력된다. 상술한 설명에서는 선택신호(s0)에 의해서 입력신호(d0)가 선택되어 출력되는 경우만을 설명하였지만 선택신호(s1)에 의해서 입력신호(d1)이 선택되어 출력되는 경우에도 동일한 동작을 수행한다. 또한, 제1도에 나타낸 회로는 2개의 선택신호 및 2개의 입력신호를 가지는 멀티플렉서를 예로서 나타내었지만, n개의 선택신호 및 n개의 입력신호를 가지는 멀티플렉서에도 PMOS트랜지스터를 추가함에 의해If the selection signal s0 is high level, the input signal d0 is selected and transmitted through the NMOS transistor 10. At this time, if the input signal d0 is high level, the common points of the NMOS transistors 10 and 12 are common. Becomes the high level. The inverter 14 inverts this signal and outputs a low level signal. The PMOS transistor 18 is turned on in response to the output signal of the inverter 14 and pulls up the common point of the NMOS transistors 10 and 12 to a high level. This value again outputs a high level output signal y via inverters 14, 16. That is, the characteristics of the high level of the output signal y are improved by pulling up the common point of the NMOS transistors 10 and 12 to the power supply voltage level by the output signal of the inverter 14. That is, in this manner, the voltage level reduced by the threshold voltage by the NMOS transistor 10 can be compensated to the power supply voltage level. If the selection signal s0 is high level and the input signal d0 is low level, the PMOS transistor 18 is turned off and the low level signal of the common point of the NMOS transistors 10 and 12 is the inverters 14 and 16. Is output as it is through the output signal y. In the above description, only the case where the input signal d0 is selected and output by the selection signal s0 is described, but the same operation is performed even when the input signal d1 is selected and output by the selection signal s1. In addition, although the circuit shown in FIG. 1 shows an example of a multiplexer having two selection signals and two input signals, the PMOS transistor is also added to the multiplexer having n selection signals and n input signals.
서 본 발명의 목적이 달성될 수 있음은 물론이다.Of course, the object of the present invention can be achieved.
따라서, 본 발명의 멀티플렉서는 선택신호의 스큐에 의한 데이타 충돌을 방지하여 출력신호가 미지의 상태가 되는 것을 막을수 있다.Therefore, the multiplexer of the present invention can prevent data collision due to skew of the selection signal, thereby preventing the output signal from becoming unknown.
또한, NMOS트랜지스터에 의해서 문턱전압만큼 떨어진 전압레벨을 전원전압레벨까지 보상할 수 있다.In addition, the voltage level dropped by the threshold voltage by the NMOS transistor can be compensated to the power supply voltage level.
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| KR1019960027295A KR100200501B1 (en) | 1996-07-05 | 1996-07-05 | Multiplexer |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960027295A KR100200501B1 (en) | 1996-07-05 | 1996-07-05 | Multiplexer |
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| Publication Number | Publication Date |
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| KR980012901A KR980012901A (en) | 1998-04-30 |
| KR100200501B1 true KR100200501B1 (en) | 1999-06-15 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9007114B2 (en) | 2013-03-11 | 2015-04-14 | Samsung Electronics Co., Ltd. | Semiconductor device including clock signal generation unit |
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1996
- 1996-07-05 KR KR1019960027295A patent/KR100200501B1/en not_active IP Right Cessation
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