KR100422821B1 - Output buffer - Google Patents

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Abstract

PURPOSE: An output buffer is provided to enhance the performance by using an NMOS transistor as a pull-up transistor. CONSTITUTION: An output buffer includes a logic circuit and an output driver. The logic circuit(20') is used for receiving a data input signal and an output enable signal. The output driver(30') includes a pull-up transistor and a pull-down transistor. The output driver includes a first pull-up NMOS transistor and a first pull-down NMOS transistor. The first pull-up NMOS transistor is used for outputting a high logic level of the data input signal as an output of the output buffer. The first pull-down NMOS transistor is used for outputting a low logic level of the data input signal as the output of the output buffer.

Description

출력 버퍼 장치Output buffer device

본 발명은 반도체 메모리 장치의 출력 버퍼에 관한 것으로서, 특히 저전압에서의 특성을 개선한 반도체 메모리 장치의 출력 버퍼에 관한 것이다.The present invention relates to an output buffer of a semiconductor memory device, and more particularly to an output buffer of a semiconductor memory device having improved characteristics at low voltage.

도1에 도시한 것과 같이 종래의 출력 버퍼 구조는 데이터 입력 신호 D와 출력 인에이블 신호 /OE를 입력으로 받아 다수의 논리게이트로 구성된 논리 회로부(20)와, 상기 논리 회로부(20)에 제어 받아 출력신호 out1을 내보내는 풀-업 트랜지스터(PMOS1) 및 풀-다운 트랜지스터(NMOS1)로 구성된 출력 구동기(30)로 구성된다. 종래에는 Vcc 전원전압이 낮은 경우 풀-업 트랜지스터로 엔모스트랜지스터를 사용할 때 데이터 입력 신호 D가 "로우"인 경우는 관계없지만 "하이"를 출력하는 경우에는 출력 버퍼의 출력 노드에 하이 레벨이 전원전압레벨에서 엔모스의 문턱전압만큼이 감소된 값이 전달되어 메모리 장치의 Voh(Output High Voltage)를 만족시킬 수 없어 도1에서와 같이 풀-업 트랜지스터를 피모스트랜지스터를 사용하였다. 그러나, 이런 문제로 인해 풀-업 트랜지스터로 피모스트랜지스터를 사용할 경우에는 Voh는 만족시키지만 속도면에 있어서 엔모스트랜지스터를 사용할 때에 비해 상대적으로 늦어지는 문제가 발생된다.As shown in FIG. 1, the conventional output buffer structure receives a data input signal D and an output enable signal / OE as inputs, and is controlled by a logic circuit section 20 composed of a plurality of logic gates and the logic circuit section 20. It consists of an output driver 30 composed of a pull-up transistor PMOS1 and a pull-down transistor NMOS1 for outputting an output signal out1. Conventionally, when using the MOS transistor as a pull-up transistor when the Vcc supply voltage is low, the data input signal D does not have to be "low", but when "high" is output, the high level is supplied to the output node of the output buffer. The PMOS transistor is used as a pull-up transistor as shown in FIG. 1 because a value reduced by the threshold voltage of the NMOS is transmitted at a voltage level to satisfy Voh (Output High Voltage) of the memory device. However, this problem causes a problem that Voh is satisfied when using a MOS transistor as a pull-up transistor but is relatively slower than when using an MOS transistor in terms of speed.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 출력 구동기의 풀-업 트랜지스터로 엔모스트랜지스터를 사용하여 속도를 개선하고, 또한 엔모스트랜지스터를 사용함으로써 생기는 낮은 Voh 레벨도 개선한 출력 버퍼 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and improves the speed by using an MOS transistor as a pull-up transistor of an output driver, and also improves the low Voh level generated by using an MOS transistor. The purpose is to provide a device.

도1은 종래의 출력 버퍼 장치 회로도,1 is a circuit diagram of a conventional output buffer device;

도2는 본 발명의 출력 버퍼 장치 회로도,2 is a circuit diagram of an output buffer device of the present invention;

도3은 본 발명의 출력전압검출기 회로도.3 is an output voltage detector circuit diagram of the present invention.

상기 목적을 달성하기 위한 본 발명은 데이터 입력 신호와 출력 인에이블 신호를 입력받는 논리회로부 및 상기 논리회로부에 제어를 받는 풀-업트랜지스터와 풀-다운 트랜지스터를 포함하는 출력구동기로 이루어진 출력 버퍼 장치에 있어서,The present invention for achieving the above object is an output buffer device comprising a logic circuit unit for receiving a data input signal and an output enable signal and an output driver including a pull-up transistor and a pull-down transistor controlled by the logic circuit unit. In

상기 출력구동기는 상기 데이터 입력 신호의 논리레벨 "하이"를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-업 엔모스트랜지스터; 및 상기 데이터 입력 신호의 논리레벨 "로우"를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-다운 엔모스트랜지스터를 포함하여 이루어지는 출력 버퍼 장치를 포함하여 이루어진다.The output driver includes: a first pull-up nMOS transistor driving a logic level " high " of the data input signal to an output of an output buffer device; And an output buffer device comprising a first pull-down NMOS transistor driving the logic level " low " of the data input signal to the output of the output buffer device.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명의 일실시예로서의 출력 버퍼 장치 회로이다. 인버터(10)를 통해 데이터 입력 신호 D의 반전된 신호와 출력 인에이블 신호 /OE를 입력으로 하는 제1 부정논리합게이트(NOR gate,11), 및 데이터 입력신호 D의 인버터(12,13)를 통한 신호와 출력 인에이블 신호 /OE를 입력으로 하는 제2 부정논리합게이트(NOR gate, 14)로 구성되는 논리회로부(20'), 상기 논리 회로부(20')의 제1 부정논리합게이트(11)로부터 출력되는 신호를 게이트 입력으로 받고 전원전압과 노드 out11에 접속하는 풀-업 엔모스트랜지스터(NMOS10), 및 제2 부정논리합게이트(14)로부터 출력되는 신호를 게이트 입력으로 받고 접지레벨과 노드 out11에 접속하는 풀-다운 엔모스트랜지스터(NMOS11)로 구성되는 출력 구동기(30'), 및 풀-업 엔모스트랜지스터(NMOS10)가 턴온되었을 때 out11의 레벨을 전원전압으로 끌어올린 후 데이터 출력 신호 out로 내보내는 Voh보상회로(40)로 구성된다. Voh보상회로(40)는 전원전압과 데이터 출력신호 out와 접속하고 출력전압검출기(41)로부터 출력되는 신호 A를 게이트 입력으로 받는 피모스트랜지스터(PMOS12), 및 도3에서 보여지듯이 전원 전압에 접속되며 게이트 입력과 드레인이 서로 연결된 피모스트랜지스터(42)와 상기 피모스트랜지스터(42)와 직렬로 out11 신호를 게이트 입력으로 받는 엔모스트랜지스터(43), 전원전압에 접속되며 게이트 입력이 상기 피모스트랜지스터(42)의 게이트와 연결되는 피모스트랜지스터(44)와 상기 피모스트랜지스터(44)와 직렬로 접속되며 소스가 상기 엔모스트랜지스터(43)의 소스와 연결되며 기준전압(Vref) 신호를게이트 입력으로 받는 엔모스트랜지스터(45),상기 두 개 엔모스트랜지스터(43,45)의 소스와 접지레벨에 접속되며 출력 인에이블 신호 OE를 게이트 입력으로 받는 엔모스트랜지스터(46),전원전압과 상기 피모스트랜지스터(44)와 상기 엔모스트랜지스터(45) 사이 노드1에 접속되며 출력 인에이블 신호 OE를 게이트 입력으로 받는 피모스트랜지스터(47), 노드1을 지연시켜 출력신호 A를 내보내는 두 개의 인버터(48,49)로 이루어지는 출력전압검출기(41)로 구성된다.2 is an output buffer device circuit as one embodiment of the present invention. A first negative logic gate (NOR gate) 11 having the inverted signal of the data input signal D and the output enable signal / OE as an input through the inverter 10, and the inverters 12, 13 of the data input signal D. A logic circuit section 20 'consisting of a second negative logic gate (NOR gate) 14 having an input signal and an output enable signal / OE as an input, and a first negative logic gate 11 of the logic circuit section 20'. The signal output from the pull-up NMOS10 (NMOS10), which is connected to the power supply voltage and the node out11, and the signal output from the second negative logic gate 14 are received as the gate input, and the ground level and the node out11 are received. The output driver 30 ', which is composed of a pull-down NMOS transistor (NMOS11) connected to and a pull-up EnMOS transistor (NMOS10), when turned on, raises the level of out11 to the power voltage, and then outputs the data output signal out. Export to Voh Compensation Society It is composed of 40. The Voh compensation circuit 40 is connected to the power supply voltage and the data output signal out and to the PMOS transistor PMOS12 which receives the signal A output from the output voltage detector 41 as the gate input, and to the power supply voltage as shown in FIG. And a PMOS transistor 42 having a gate input and a drain connected to each other, an NMOS transistor 43 receiving an out11 signal as a gate input in series with the PMOS transistor 42, a power supply voltage, and a gate input connected to the PMOS transistor. The PMOS transistor 44 connected to the gate of the transistor 42 and the PMOS transistor 44 are connected in series, and the source is connected to the source of the NMOS transistor 43 to gate the reference voltage (Vref) signal. An MOS transistor (45) receiving an input and an MOS transistor (43, 45) connected to the source and the ground level and receiving the output enable signal OE as a gate input. Delays the PMOS transistor 47 and the node 1, which are connected to the node 1 between the transistor 46, the power supply voltage, and the PMOS transistor 44 and the NMOS transistor 45, and receive the output enable signal OE as a gate input. It consists of an output voltage detector 41 consisting of two inverters (48, 49) for outputting the output signal A.

본 발명의 출력 버퍼 장치는 풀-업 트랜지스터는 속도가 빠른 엔모스트랜지스터(NMOS10)를 사용하여 속도를 만족시킨다.In the output buffer device of the present invention, the pull-up transistor satisfies the speed by using a fast EnMOS transistor NMOS10.

데이터 입력신호 D가 "로우"이고, 출력 인에이블 신호 /OE가 "로우"인 경우에는 종래의 버퍼장치와 마찬가지로 NMOS11 트랜지스터가 턴온되어 out11노드에 "로우"값을 전달한다. Voh보상회로(40)의 출력전압검출기(41)에서는 전달된 out11노드를 기준전압(Vref)신호와 비교한 후 out11노드가 작으므로 노드1에 "하이"값을 내보내고 피모스트랜지스터(47)는 턴오프되므로 PMOS12의 게이트 입력 A도 "하이"가 되어 PMOS12는 턴오프되어 out11노드의 "로우"값이 최종 데이터 출력 out으로 출력된다.When the data input signal D is " low " and the output enable signal / OE is " low ", the NMOS11 transistor is turned on as in the conventional buffer device to transmit a " low " value to the out11 node. The output voltage detector 41 of the Voh compensating circuit 40 compares the transmitted out11 node with the reference voltage (Vref) signal, and then outputs a "high" value to node 1 because the out11 node is small. Since it is turned off, the gate input A of PMOS12 is also "high", and PMOS12 is turned off so that the "low" value of the out11 node is output to the final data output out.

또한,데이터 입력신호 D가 "하이"인 경우에는 NMOS10 트랜지스터가 턴온되어 전원전압에서 문턱전압만큼 감소된 값을 out11에 전달한다. 이 out11의 값을 전원전압까지 올려주기 위해 Voh보상회로(40)에서는 출력전압검출기(41)에서 전달된 out11노드를 기준전압(Vref)신호와 비교한 후 out11노드가 크므로 노드1에 "로우"의 값을 내보내고 PMOS12의 게이트 입력 A에 "로우"신호를 내보내고, 입력받은 "로우"신호로 PMOS12는 턴온된다. PMOS12트랜지스터가 턴온됨으로해서 out11을 전원전압까지 올려주어서 최종 데이터 출력 out으로 Voh 레벨을 만족하는 값을 출력하게된다.In addition, when the data input signal D is "high", the NMOS10 transistor is turned on to transmit a value reduced by the threshold voltage from the power supply voltage to out11. In order to raise the value of out11 to the power supply voltage, the Voh compensating circuit 40 compares the out11 node transmitted from the output voltage detector 41 with the reference voltage (Vref) signal. Outputs a "low" signal to the gate input A of the PMOS12, and the input "low" signal turns on the PMOS12. As the PMOS12 transistor is turned on, it raises out11 to the power supply voltage and outputs a value satisfying the Voh level to the final data output out.

여기서 출력전압검출기의 기준신호(Vref)는 전원 전압에 관계없이 일정한 기준전압을 발생시키는 기준전원전압 발생기를 통해 출력된 것이고, 본 발명에서 사용된 Vref는 Vcc/2보다 높은 레벨이라 가정한다.Here, the reference signal Vref of the output voltage detector is output through a reference power supply voltage generator that generates a constant reference voltage regardless of the power supply voltage, and it is assumed that Vref used in the present invention is higher than Vcc / 2.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 출력구동기의 풀-업 트랜지스터로 엔모스트랜지스터를 사용하여 속도 면에 있어서 기존의 피모스트랜지스터를 풀-업 트랜지스터로 사용할 때보다 빠른 성능을 가지고, 또한,Voh 보상회로를 따로 두어 풀-업 엔모스트랜지스터에서 출력되는 신호를 전원전압레벨로 끌어올려 Voh 레벨을 만족하도록하여 종래의 출력버퍼 장치보다 보다 나은 성능 향상 효과가 있다.The present invention made as described above has a faster performance than using a conventional MOS transistor as a pull-up transistor in terms of speed using an MOS transistor as a pull-up transistor of the output driver, and also uses a Voh compensation circuit. Apart from this, the signal output from the pull-up NMOS transistor is pulled up to the power supply voltage level to satisfy the Voh level, thereby improving performance better than the conventional output buffer device.

Claims (4)

데이터 입력 신호와 출력 인에이블 신호를 입력받는 논리회로부 및 상기 논리회로부에 제어를 받는 풀-업트랜지스터와 풀-다운 트랜지스터를 포함하는 출력구동기로 이루어진 출력 버퍼 장치에 있어서,An output buffer device comprising a logic circuit unit receiving a data input signal and an output enable signal, and an output driver including a pull-up transistor and a pull-down transistor controlled by the logic circuit unit. 상기 출력구동기는The output driver 상기 데이터 입력 신호의 논리레벨 "하이"를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-업 엔모스트랜지스터; 및A first pull-up nMOS transistor driving a logic level " high " of the data input signal to an output of an output buffer device; And 상기 데이터 입력 신호의 논리레벨 "로우"를 출력 버퍼 장치의 출력으로 구동하는 제1 풀-다운 엔모스트랜지스터A first pull-down nMOS transistor driving the logic level " low " of the data input signal to the output of an output buffer device; 를 포함하여 이루어지는 출력 버퍼 장치.Output buffer device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 풀-업 엔모스트랜지스터를 사용함으로써 발생되는 전원전압에서 문턱전압만큼 감소된 출력을 전원전압으로 끌어올려 출력 하이레벨 전압(Voh)을 만족시키는 출력 하이레벨 전압 보상수단을 더 포함하여 이루어지는 출력 버퍼 장치.And an output high level voltage compensating means for satisfying the output high level voltage Voh by raising an output reduced by a threshold voltage from the power supply voltage generated by using the first pull-up NMOS transistor to the power supply voltage. Output buffer device. 제 2 항에 있어서, 상기 출력 하이레벨 전압 보상수단은The method of claim 2, wherein the output high level voltage compensation means 전원전압과 접속되어 게이트 입력으로 인에이블 신호를 받아 상기 제1 풀-업 엔모스트랜지스터에서 구동되는 출력신호를 전원전압으로 끌어올려 출력 하이레벨 전압(Voh)을 만족하는 데이터 출력 신호로 내보내는 제2 피모스트랜지스터; 및A second signal connected to a power supply voltage to receive an enable signal at a gate input and pulling an output signal driven by the first pull-up NMOS transistor to a power supply voltage and outputting the output signal as a data output signal that satisfies the output high level voltage Voh; Pymotransistors; And 상기 제1 풀-업 엔모스트랜지스터와 상기 제1 풀-다운 엔모스트랜지스터로부터 구동되어 출력되는 신호를 기준전압과 비교하여 상기 제2 피모스트랜지스터를 인에이블하는 신호를 생성하는 출력전압 검출수단을 포함하여 이루어지는 출력 버퍼 장치.Output voltage detection means for generating a signal for enabling the second PMOS transistor by comparing a signal driven and output from the first pull-up NMOS transistor and the first pull-down NMOS transistor with a reference voltage; Output buffer device comprising. 제 3 항에 있어서, 상기 출력전압 검출수단은The method of claim 3, wherein the output voltage detecting means 전원 전압에 접속되며 게이트 입력과 드레인이 서로 연결된 제3 피모스트랜지스터;A third PMOS transistor connected to a power supply voltage and having a gate input and a drain connected to each other; 상기 제3 피모스트랜지스터와 직렬로 상기 출력구동기로부터 출력되어 입력되는 신호를 게이트 입력으로 받는 제3 엔모스트랜지스터;A third NMOS transistor receiving a signal, which is output from the output driver in series with the third PMOS transistor, as a gate input; 전원전압에 접속되며 게이트 입력이 상기 제3 피모스트랜지스터의 게이트와연결되는 제4 피모스트랜지스터;A fourth PMOS transistor connected to a power supply voltage and having a gate input connected to the gate of the third PMOS transistor; 상기 제4 피모스트랜지스터와 직렬로 접속되며 소스가 상기 제3 엔모스트랜지스터의 소스와 연결되며 기준전압(Vref) 신호를 게이트 입력으로 받는 제4 엔모스트랜지스터;A fourth NMOS transistor connected in series with the fourth PMOS transistor and having a source connected to a source of the third NMOS transistor and receiving a reference voltage (Vref) signal as a gate input; 상기 제3 엔모스트랜지스터 및 제4 엔모스트랜지스터의 소스와 접지레벨에 접속되며 부출력 인에이블 신호를 게이트 입력으로 받는 제5 엔모스트랜지스터;A fifth NMOS transistor connected to a source and a ground level of the third NMOS transistor and the fourth NMOS transistor, and receiving a negative output enable signal as a gate input; 전원전압과 상기 제4 피모스트랜지스터와 상기 제4 엔모스트랜지스터 사이 노드에 접속되며 부출력 인에이블 신호를 게이트 입력으로 받는 제5 피모스트랜지스터;A fifth PMOS transistor connected to a power supply voltage and a node between the fourth PMOS transistor and the fourth NMOS transistor, and receiving a negative output enable signal as a gate input; 상기 노드를 반전하는 제1 인버터수단; 및First inverter means for inverting the node; And 상기 제1 인버터수단으로부터 출력된 신호를 다시 반전하여 출력신호로 내보내는 제2 인버터수단Second inverter means for inverting the signal output from the first inverter means again and outputting it as an output signal 을 포함하여 이루어지는 출력 버퍼 장치.Output buffer device comprising a.
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