KR100369343B1 - High Speed Output Buffer - Google Patents

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Abstract

PURPOSE: A high-speed output buffer with a constant high level output is provided to improve the transient speed of output data from a high state to a low state by maintaining a voltage level of the output data as a constant level lower than that of a driving voltage when outputting data of a high level. CONSTITUTION: A leading logic unit(11) receives input data to generate pull-up and pull-down control signals according to an output enable signal. A comparison unit(20) compares a final output voltage with a predetermined reference voltage and outputs the comparison result in case that the final output voltage is higher than the reference voltage. A pull-up/pull-down unit(13) performs a pull-up or pull-down operation in response to a pull-up driving signal and the pull-down control signal from the leading logic unit(11).

Description

일정 하이 레벨 출력을 갖는 고속 출력 버퍼{High Speed Output Buffer}High Speed Output Buffer with Constant High Level Output

본 발명은 일정 하이 레벨 출력을 갖는 고속 출력 버퍼에 관한 것으로, 특히 씨모스(CMOS) 반도체 소자에 적용할 수 있는 고속 출력 버퍼에 관한 것이다.The present invention relates to a high speed output buffer having a constant high level output, and more particularly, to a high speed output buffer applicable to CMOS semiconductor devices.

제 1 도는 종래 기술에 따른 출력 버퍼의 회로도로서 , 도면에서 1은 선행논리회로부, 2는 풀업/풀다운부,는 입력 데이터(출력할 데이터), OE는 출력 인에이블 신호, Dout는 출력 패드를 각각 나타낸다.1 is a circuit diagram of an output buffer according to the prior art, in which 1 is a preceding logic circuit part, 2 is a pull up / pull down part, Denotes input data (data to be output), OE denotes an output enable signal, and Dout denotes an output pad.

종래에는 일반적으로 도면에 도시된 바와 같이 입력 데이터 ()를 입력받아, 출력 인에이블 신호(OE)에 따라 풀업 및 풀다운 제어 신호를 발생시키는 선행 논리회로부(1)와, 상기 선행 논리회로부(1)의 출력에 따라 풀업 및 풀다운 동작을 수행하여 출력 패드(Dout)를 충.방전시키는 풀업/풀다운부(2)로 구성된다.Conventionally, as shown in the drawing, input data ( ) And a pull-up and pull-down operation according to the output of the preceding logic circuit unit 1 and the preceding logic circuit unit 1 for generating a pull-up and pull-down control signal according to the output enable signal OE. It consists of a pull-up / pull-down part 2 which charges and discharges (Dout).

그러나, 이러한 구성을 갖는 종래 출력 버퍼는 풀업 동작시 구동 전압(Vcc)에 가까운 전압을 출력하기 때문에, 출력 데이터가 "하이 "(high)에서 "로우"(low)로 천이해야 할 경우, 특히 스위칭 타임이 느린 PMOS 풀업 트랜지스터로 인하여 속도 지연이 발생하는 문제점을 내포하고 있다.However, since the conventional output buffer having such a configuration outputs a voltage close to the driving voltage Vcc during the pull-up operation, especially when the output data needs to transition from "high" to "low", switching Slow PMOS pull-up transistors introduce a problem of speed delay.

따라서, 본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로, "하이" 레벨의 데이터 출력시 출력 데이터의 전압 레벨을 구동 전압 이하의 일정 수준으로 유지하도록 함으로써 "하이"에서 "로우"로의 천이속도를 향상시키는, 즉 일정 하이 레벨 출력을 갖는 고속 출력 버퍼를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the transition rate from "high" to "low" by maintaining the voltage level of the output data at a constant level below the driving voltage when outputting the data "high" level The purpose is to provide a high speed output buffer which improves, i.e., has a constant high level output.

상기 목적을 달성하기 위하여 본 발명은, 소정의 입력 데이터를 완충하여 출력하는 출력 버퍼에 있어서, 상기 입력 데이터를 입력받아, 출력인에이블 신호에 따라 풀업 및 풀다운 제어 신호를 발생시키는 선행 논리수단; 최종 출력 전압을 소정의 기준 전압과 비교하여 그 결과를 출력하는 비교 수단; 상기 비교 수단의 출력 값과 상기 선행 논리 수단으로부터의 풀업 제어신호에 따라 풀업 구동 신호를 출력하는 수단; 및 상기 풀업 구동 신호 및 선행 논리 수단의 풀다운 제어 신호에 따라 풀업 또는 풀다운 동작을 수행하는 풀업/풀다운 수단을 구비하며, 상기 풀업 구동 신호를 출력하는 수단은 상기 최종 출력전압이 상기 기준 전압 이하인 경우에 풀업 구동 신호를 출력하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an output buffer for buffering and outputting predetermined input data, comprising: prior logic means for receiving the input data and generating pull-up and pull-down control signals according to an output enable signal; Comparing means for comparing the final output voltage with a predetermined reference voltage and outputting the result; Means for outputting a pull-up drive signal in accordance with an output value of the comparing means and a pull-up control signal from the preceding logic means; And pull-up / pull-down means for performing a pull-up or pull-down operation according to the pull-up drive signal and the pull-down control signal of the preceding logic means, wherein the means for outputting the pull-up drive signal is provided when the final output voltage is less than or equal to the reference voltage. And a pull-up driving signal.

이하, 첨부된 도면을 참조하여 본 발명 의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명의 일실시예에 따른 일정 하이 레벨 출력을 갖는 고속 출력 버퍼의 회로도로서, 본 실시예는 도면에 도시된 바와 같이 선행 논리회로부(11), 비교부(20), NAND 게이트(12), 및 풀업/풀다운부(13)를 구비한다.FIG. 2 is a circuit diagram of a high speed output buffer having a constant high level output according to an embodiment of the present invention. The present embodiment shows a prior logic circuit 11, a comparator 20, and a NAND gate (as shown in the drawing). 12) and a pull-up / pull-down portion 13.

선행 논리회로부(11)는 입력 데이터()를 입력받아, 출력 인에이블 신호(OE)에 따라 풀업 및 풀다운 제어 신호를 발생시키며, 비교부(20)는 최종 출력 전압(출력 패드(Dout)에 인가되는 전압)을 기준 전압(본 실시예에서 는 3V)과 비교하여 최종 출력 전압이 상기 기준 전압 이상일 경우에 "로우"를 출력한다.The preceding logic circuit 11 is input data ( ) And generates a pull-up and pull-down control signal according to the output enable signal OE, and the comparator 20 uses the final output voltage (voltage applied to the output pad Dout) as a reference voltage (this embodiment). Is output as "low" when the final output voltage is more than the reference voltage compared to 3V).

NAND 게이트(12)는 상기 비교부(20)의 출력값과 선행 논리 회로부(11)로부터의 풀업 제어신호를 입력받아 풀업/풀다운부(13)의 풀업 PMOS 트랜지스터를 온/오프한다. 물론, 풀업/풀다운부(13)는 상기 NAND 게이트(12)의 출력 신호를 풀업 구동 신호로 하고, 상기 선행 논리회로부(11)의 풀다운 제어 신호를 풀다운 구동 신호로 하여 풀업 또는 풀다운 동작을 수행한다. 이러한 풀업/풀다운 동작에 따라 출력 패드(Dout)가 충·방전되는 것이다. 참고적으로, 상기 비교부(20)는 일반적인 차동 증폭기로 구현할 수 있다.The NAND gate 12 receives the output value of the comparator 20 and the pull-up control signal from the preceding logic circuit 11 to turn on / off the pull-up PMOS transistor of the pull-up / pull-down part 13. Of course, the pull-up / pull-down unit 13 performs the pull-up or pull-down operation by using the output signal of the NAND gate 12 as a pull-up driving signal and using the pull-down control signal of the preceding logic circuit unit 11 as a pull-down driving signal. . The output pad Dout is charged and discharged according to the pull up / pull down operation. For reference, the comparator 20 may be implemented as a general differential amplifier.

풀업/풀다운 구동부에서 풀업 구동부는 피모스 트랜지스터로, 풀다운 구동부는 엔모스 트랜지스터로 구성되어 있다.In the pull-up / pull-down driving unit, the pull-up driving unit is composed of PMOS transistors, and the pull-down driving unit is composed of NMOS transistors.

상기와 같은 구성을 갖는 고속 출력 버퍼의 동작을 상세히 살펴보면 다음과 같다.Looking at the operation of the high-speed output buffer having the configuration as described above in detail.

이전 출력 데이터가 로우인 경우, 입력 데이터로 로우가 들어오면 노드(If the previous output data is low, the node (

)는 "로우", 노드()는 "하이"가 되며, 이에 따라 노드()가 "로우"가 된다. 즉, 풀업/풀다운부(13)의 풀업 트랜지스터가 온되어 "로우"에서 "하이"로의 천이가 일어난다. ) Is "low", node ( ) Becomes "high" and accordingly the node ( ) Becomes "low". In other words, the pull-up transistor of the pull-up / pull-down section 13 is turned on to cause a transition from "low" to "high".

출력 패드(Dout)의 전압 레벨이 3V(기준 전압) 이상이 되면, 비교부(20)의 출력인 노드()는 "하이"가 되어, 노드()가 "하이"로 변한다.When the voltage level of the output pad Dout is equal to or higher than 3 V (reference voltage), the node that is the output of the comparator 20 ( ) Becomes "high" and the node ( ) Changes to "high".

그러면 풀업 트랜지스터가 오프되어 출력 패드(Dout)의 전압 레벨은 기준 전압 이상으로 상승하지 않는다. 그리하여 다음에 입력 데이터가 "하이"가 되더라도 출력 신호가 "하이"에서 "로우"로 천이되는 시간을 감소시킬 수 있다.The pull-up transistor is then turned off so that the voltage level of the output pad Dout does not rise above the reference voltage. Thus, even if the input data becomes "high" next time, it is possible to reduce the time for which the output signal transitions from "high" to "low".

제 3 도는 종래 기술에 따른 출력 버퍼 및 본 발명의 일실시예에 따른 출력 버퍼의 출력 신호의 타이밍도로서, 도면을 보면 "하이" 출력시의 전압 레벨 감소가 "하이"에서 "로우"로의 천이 시간을 단축(S만큼)시킬 수 있음을 알 수 있다.3 is a timing diagram of an output buffer according to the prior art and an output buffer according to an exemplary embodiment of the present invention. Referring to the drawings, the voltage level decrease in the "high" output transitions from "high" to "low". It can be seen that the time can be shortened (by S).

상기와 같이 이루어지는 본 발명은 출력 데이터의 "하이"에서 "로우"로의 천이 속도를 향상시 킬 수 있어 고속의 반도체 소자를 구현할 수 잇는 유리한 효과가 있다.The present invention made as described above can improve the transition speed of the "high" to "low" of the output data has an advantageous effect that can implement a high-speed semiconductor device.

제 1 도는 종래 기술에 따른 출력 버퍼의 회로도,1 is a circuit diagram of an output buffer according to the prior art,

제 2 도는 본 발명 의 일실시예에 따른 일정 하이 레벨 출력을 갖는 고속 출력 버퍼의 회로도,2 is a circuit diagram of a high speed output buffer having a constant high level output according to an embodiment of the present invention,

제 3 도는 종래 기술에 따른 출력 버퍼 및 본 발명의 일실시예에 따른 출력 버퍼의 출력 신호의 타이밍도.3 is a timing diagram of an output buffer of a prior art and an output signal of an output buffer according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 선행 논리 회로부11: preceding logic circuit section

12 : NAND 게이트12: NAND gate

13 : 풀업/풀다운부13 pull-up / pull-down section

20 : 비교부20: comparison unit

Claims (3)

소정의 입력 데이터를 완충하여 출력하는 출력 버퍼에 있어서,An output buffer for buffering and outputting predetermined input data, 상기 입력 데이터를 입력받아, 출력 인에이블 신호에 따라 풀업 및 풀다운 제어 신호를 발생시키는 선행 논리 수단;Advance logic means for receiving the input data and generating pull-up and pull-down control signals in accordance with an output enable signal; 최종 출력 전압을 소정의 기준 전압과 비교하여 최종 출력 전압이 상기 기준 전압보다 큰 경우에 그 결과를 출력하는 비교 수단;Comparing means for comparing a final output voltage with a predetermined reference voltage and outputting a result when the final output voltage is greater than the reference voltage; 상기 비교 수단의 출력 값과 상기 선행 논리 수단으로부터의 풀업 제어신호에 따라 풀업 구동 신호를 출력하는 수단; 및Means for outputting a pull-up drive signal in accordance with an output value of the comparing means and a pull-up control signal from the preceding logic means; And 상기 풀업 구동 신호 및 선행 논리 수단의 풀다운 제어 신호에 따라 풀업 또는 풀다운 동작을 수행하는 풀업/풀다운 수단Pull-up / pull-down means for performing a pull-up or pull-down operation according to the pull-up driving signal and the pull-down control signal of the preceding logic means; 을 구비하며, 상기 풀업 구동 신호를 출력하는 수단은 상기 최종 출력 전압이 상기 기준 전압 이하인 경우에 풀업 구동 신호를 출력하는 것을 특징으로 하는 일정 하이 레벨 출력을 갖는 고속 출력 버퍼.And the means for outputting the pull-up drive signal outputs a pull-up drive signal when the final output voltage is less than or equal to the reference voltage. 제 1 항에 있어서, 상기 비교수단은The method of claim 1, wherein the comparison means 상기 최종 출력 전압을 소정의 기준 전압과 비교하여 최종 출력 전압이 상기 기준 전압 이상일 경우에 로우를 출력하며,Comparing the final output voltage with a predetermined reference voltage and outputting a low when the final output voltage is equal to or greater than the reference voltage; 상기 풀업 구동 신호를 출력하는 수단은The means for outputting the pull-up drive signal is 상기 비교 수단의 출력값 및 상기 선행 논리 수단으로부터의 풀업 제어신호를 입력받는 NAND 게이트인 것을 특징으로 하는 일정 하이 레벨 출력을 갖는 고속 출력 버퍼.And a NAND gate for receiving an output value of the comparing means and a pull-up control signal from the preceding logic means. 제 1 항에 있어서,The method of claim 1, 상기 풀업/풀다운 수단은 전원전압과 접지단에 직렬로 연결된 피모스 트랜지스터와 엔모스 트랜지스터로 구성되고, 상기 피모스 트랜지스터는 상기 풀업구동신호를 게이트측에 입력받고, 드레인측에서 상기 최종 출력전압을 출력하는 것을 특징으로 하는 일정 하이 레벨 출력을 갖는 고속출력 버퍼.The pull-up / pull-down means includes a PMOS transistor and an N-MOS transistor connected in series with a power supply voltage and a ground terminal, wherein the PMOS transistor receives the pull-up driving signal to a gate side and receives the final output voltage at a drain side. A high speed output buffer having a constant high level output, characterized in that the output.
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