KR960013857B1 - Data output buffer - Google Patents

Data output buffer

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이재진
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현대전자산업 주식회사
김주용
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Abstract

The data output buffer comprises a pull-up transistor, a pull-down transistor and a gate voltage control circuit(11) which prevents ground noise when low data is outputted in the output terminal of the data output buffer by controlling the pull-down current by supplying a gate of the pull-down transistor with a gate voltage control signal having a multi-stage slope. The gate voltage control circuit(11) comprises NMOS transistors and PMOS transistors.

Description

데이타 출력버퍼Data output buffer

제1도는 종래의 데이타 출력버퍼를 도시한 회로도.1 is a circuit diagram showing a conventional data output buffer.

제2도는 본 발명의 데이타 출력버퍼의 실시예를 도시한 회로도.2 is a circuit diagram showing an embodiment of a data output buffer of the present invention.

제3도는 제2도에 도시된 게이트 전압 제어회로의 입력에 따른 출력 파형도.3 is an output waveform diagram according to an input of a gate voltage control circuit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 게이트 전압 제어회로11: gate voltage control circuit

본 발명은 반도체 소자의 데이타 출력버퍼(data output buffer)에 관한 것으로, 특히 출력단에 로우 데이타를 출력하는 경우에 출력 구동단의 풀-다운 트랜지스터(pull-down transistor)의 게이트 전압을 다단계(multi-stage)로 제어하여 풀-다운 전류량을 동작 시간대에 따라 다르게 조절함으로써, 출력단에서 발생하는 접지 노이즈(noise)를 감소시킨 데이타 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer of a semiconductor device. In particular, when outputting low data to an output terminal, the gate voltage of a pull-down transistor of an output driving stage is multi-leveled. The present invention relates to a data output buffer which reduces ground noise generated at an output stage by controlling the amount of pull-down current differently according to operating time by controlling the stage.

풀-다운 트랜지스터의 게이트 전압을 다단계로 제어하는 본 발명의 데이타 출력버퍼는 모든 고집적 회로에 사용될 수 있다.The data output buffer of the present invention which controls the gate voltage of the pull-down transistor in multiple stages can be used in all highly integrated circuits.

제1도는 종래의 데이타 출력버퍼의 일례를 도시한 것으로, 데이타 출력단(Dout)에 로우 데이타가 출력되는 경우에는 입력 데이타(/D)가 로직하이 상태로 입력되어 풀-다운 트랜지스터(DQ2)를 턴-온(turn-on)시킴으로써, 출력단(Dout)의 전하가 접지전위로 방전된다. 그러면 접지선의 인덕턴스(inductance) 때문에 dV=L1(di/dt)(dV : 노이즈 성분, L1 : 인덕턴스) 노이즈가 발생하게 되는데, 이것은 풀-다운 트랜지스터(DQ2)의 사이즈(size)가 커져서 데이타 출력버퍼의 동작 속도가 증가되면 더욱 심해져서 데이타 출력버퍼의 동작 특성을 저하시키게 된다.FIG. 1 shows an example of a conventional data output buffer. When low data is output to the data output terminal Dout, the input data / D is input in a logic high state to turn on the pull-down transistor DQ2. By turn-on, the charge at the output Dout is discharged to ground potential. This causes dV = L1 (di / dt) (dV: noise component, L1: inductance) noise due to the inductance of the ground wire, which increases the size of the pull-down transistor (DQ2). When the operation speed of the is increased, it becomes more severe, which lowers the operation characteristic of the data output buffer.

일반적으로, 인덕터(indutor)의 특성은 인덕터를 통해 순간적으로 많은 전류가 흐르게 되면 인덕터에 인가되는 전류의 방향과 반대 방향으로 역기 전력이 발생하게 되는데, 이것이 상기 접지선에서 발생하는 노이즈로 작용하게 되며, 이는 순간적으로 흐르는 전류량이 많을수록 커진다.In general, when an inductor has a large amount of current flowing through the inductor, counter electromotive force is generated in a direction opposite to the direction of the current applied to the inductor, which acts as noise generated from the ground line. This increases as the amount of current flowing momentarily increases.

따라서, 본 발명의 목적은 단위시간당 풀-다운 트랜지스터를 통해 흐르는 전류량(di/dt)를 조절할 수 있도록 데이타 출력버퍼의 풀-다운 트랜지스터의 게이트 전압을 다단계로 변화시켜 제어함으로써, 접지선의 인덕턴스로 인해 발생하는 노이즈를 제거하는데에 있다.Accordingly, an object of the present invention is to control the gate voltage of the pull-down transistor of the data output buffer in multiple stages to control the amount of current (di / dt) flowing through the pull-down transistor per unit time, due to the inductance of the ground line It is to remove the noise generated.

상기 목적달성을 위한 본 발명의 데이타 출력버퍼는, 풀-업 트랜지스터와 풀-다운 트랜지스터로 구성된 출력 구동단을 포함하는 데이타 출력버퍼에 있어서, 상기 풀-다운 트랜지스터의 게이트에 다단계의 기울기를 갖는 게이트 전압 제어신호를 공급하여 풀-다운 전류량을 적절히 조절함으로써 데이타 출력버퍼의 출력단에 로우 데이타가 출력될 때 접지 노이즈가 발생하지 않도록 하는 게이트 전압 제어회로를 포함하는 것을 특징으로 한다.A data output buffer of the present invention for achieving the above object is a data output buffer including an output driving stage consisting of a pull-up transistor and a pull-down transistor, the gate having a multi-step slope to the gate of the pull-down transistor And a gate voltage control circuit for supplying a voltage control signal to appropriately adjust the amount of pull-down current so that ground noise does not occur when low data is output to the output terminal of the data output buffer.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 데이타 출력버퍼의 실시예를 도시한 회로도로서, 데이타 출력버퍼의 풀-다운 트랜지스터(DQ2)의 게이트 노드(B)를 다단계로 제어하는 게이트 전압 제어회로(11)를 포함하고 있다.2 is a circuit diagram showing an embodiment of the data output buffer of the present invention, and includes a gate voltage control circuit 11 for controlling the gate node B of the pull-down transistor DQ2 of the data output buffer in multiple stages. have.

상기 게이트 전압 제어회로(11)는 입력 데이타(/D)의 반전신호와 데이타 출력버퍼 제어신호(TRI)가 논리조합되어 출력되는 노드(A)를 입력으로 하며, 풀-다운트랜지스터(DQ2)의 게이트 노드(B)를 출력으로 한다.The gate voltage control circuit 11 inputs a node A, which is a logical combination of the inverted signal of the input data / D and the data output buffer control signal TRI, and inputs the pull-down transistor DQ2. The gate node B is an output.

그 구성은 전원전위와 노드(C) 사이에 접속되며 게이트가 입력노드(A)에 연결된 NMOS 형 트랜지스터(MN1)와, 전원전위와 노드(B) 사이에 직렬 접속되며 각각의 게이트가 노드(A)와 노드(C)에 각각 접속된 PMOS형 트랜지스터(MP1, MP2)와, 노드(C)와 접지전위 사이에 접속되며 게이트가 노드(D)에 연결된 NMOS형 트랜지스터(MN2)와, 노드(D)와 접지전위 사이에 접속되며 게이트가 노드(A)에 연결된 NMOS형 트랜지스터(MN4)와, 노드(B)와 접지전위 사이에 접속되며 게이트가 노드(A)에 연결된 NMOS형 트랜지스터(MN5)와, 노드(D)와 노드(B)사이에 접속되며 게이트가 노드(B)에 연결된 NMOS형 트랜지스터(MN3)으로 이루어져 있다.The configuration is connected between the power supply potential and the node C, and the NMOS transistor MN1 having a gate connected to the input node A, and connected in series between the power supply potential and the node B, and each gate is connected to the node A. PMOS transistors MP1 and MP2 connected to node C and node C, NMOS transistor MN2 connected between node C and ground potential, and whose gate is connected to node D, and node D, respectively. NMOS transistor MN4 connected between the ground potential and node A, and NMOS transistor MN5 connected between the node B and ground potential and connected to the node A, And an NMOS transistor MN3 connected between node D and node B and whose gate is connected to node B.

그 동작을 살펴보면, 우선 데이타 출력버퍼의 출력단(Dout)에 하이 데이타 또는 하이 임피던스(high impedance) 상태가 출력되는 경우에는 상기 게이트 전압 제어회로(11)의 입력노드(A)가 로직하이 상태를 갖게 되므로, 트랜지스터(MN1, MN4, MN5)가 턴-온되어 출력노드(B)가 로직로우 상태로 전이되므로, 풀-다운 트랜지스터(DQ2)는 턴-오프된다.Referring to the operation, first, when a high data or high impedance state is output to the output Dout of the data output buffer, the input node A of the gate voltage control circuit 11 has a logic high state. Therefore, since the transistors MN1, MN4, and MN5 are turned on so that the output node B transitions to a logic low state, the pull-down transistor DQ2 is turned off.

반면에, 출력단(Dout)에 로우 데이타가 출력되는 경우에는 상기 게이트 전압 제어회로(11)의 입력노드(A)가 로직로우 상태를 갖게 되므로, 트랜지스터(MN1, MN4,MN5)가 턴-오프되고 트랜지스터(MP1)이 턴-온되어 트랜지스터(MP2)의 드레인에 전원전위를 전달하게 되고, 이때 트랜지스터(MP2)를 통한 누설 전류로 인해 노드(B)의 전위가 높아진다. 이에 따라 다이오드 구조의 트랜지스터(MN3)에 의해 노드(D)의 전위도 서서히 증가하게 되어 노드(D)의 전위가 트랜지스터(MN2)의 문턱전압 보다 높아지면 노드(C)의 전위가 급격히 강하되면서 트랜지스터(MP2)를 더욱 강하게 턴-온시키므로 노드(B)의 전위는 높은 하이상태를 갖게 된다.On the other hand, when low data is output to the output terminal Dout, the input node A of the gate voltage control circuit 11 has a logic low state, and thus the transistors MN1, MN4, and MN5 are turned off. Transistor MP1 is turned on to transfer the power potential to the drain of transistor MP2, whereby the potential of node B is increased due to leakage current through transistor MP2. Accordingly, the potential of the node D is gradually increased by the transistor MN3 of the diode structure. When the potential of the node D becomes higher than the threshold voltage of the transistor MN2, the potential of the node C drops sharply. Since the MP2 is turned on more strongly, the potential of the node B has a high state.

제3도는 상기 게이트 전압 제어회로(11)가 동작하는 동안의 입력노드(A)상의 전위레벨에 따른 출력노드(B)상에 전위 변화를 도시한 그래프이다.3 is a graph showing the potential change on the output node B according to the potential level on the input node A while the gate voltage control circuit 11 is operating.

상기 제2도의 동작에서 설명한 바와 같이, 입력노드(A)가 로직하이에서 로직로우로 전이하는 시접(t1)에서 출력노드(B)의 전위가 서서히 높아지기 시작하고, 노드(D)의 전위가 트랜지스터(MN2)의 문턱전압보다 높아져서 트랜지스터(MN2)를 턴-온시키고, 이로 인해 트랜지스터(MP2)가 강하게 턴-온되는 시접(t2)이후로 노드(B)의 전위가 급격히 높아져서 로직하이인 전원전위까지 이르게 된다.As described in the operation of FIG. 2, the potential of the output node B starts to gradually increase at the seam t1 when the input node A transitions from logic high to logic low, and the potential of the node D becomes a transistor. Transistor MN2 is turned on by being higher than the threshold voltage of MN2, which causes the potential of node B to rise sharply after a seam t2 in which transistor MP2 is strongly turned on. It is until.

상기 노드(B)의 전압은 다단계 기울기를 가지므로, 풀-다운 트랜지스터(DQ2)가 서서히 턴-온되어 인덕터(L2)에서의 인덕턴스 노이즈 없이 출력단(Dout)의 전하를 방전시킨 후에 시점(t2) 이후로 빠르게 턴-온되어 데이타 출력속도를 높이게 된다.Since the voltage of the node B has a multi-step slope, the pull-down transistor DQ2 is gradually turned on to discharge the charge of the output terminal Dout without the inductance noise in the inductor L2, and then the time t2. It is then turned on quickly to speed up the data output.

즉, 데이타 출력버퍼의 풀-다운 트랜지스터(DQ2)의 게이트에 다단계 기울기를 갖는 전압이 전달되어 인덕터(L2)에서 발생하는 노이즈 dV=L2(di/dt)에서 dt가 길어지므로, 결과적으로 노이즈 dV가 감소한다.That is, since the voltage having the multi-step slope is transmitted to the gate of the pull-down transistor DQ2 of the data output buffer, the dt becomes long at the noise dV = L2 (di / dt) generated in the inductor L2. Decreases.

이상에서 설명한 바와 같이, 데이타 출력버퍼의 풀-다운 트랜지스터의 게이트에 인가되는 전압을 다단계 기울기로하여, 인덕턴스로 인한 노이즈가 발생하는 시점에서는 dV=L2(di/dt)의 dt를 크게 하고, 빠른 동작속도를 요하는 시점에서는 빠른 기울기의 전압을 게이트에 인가하도록 하는 게이트 전압 제어회로를 구현함으로써, 로우 데이타 출력시 접지 노이즈를 제어하기 위하여 일방적으로 드라이버단의 트랜지스터 사이즈를 적게 하거나 멀티 스테이지(multi stage)로 구성하는 것보다 최적화된 상태에서 풀-다운 드라이버단을 동작시킬 수 있게 되므로, 출력단에서의 접지 노이즈 없이 최고의 속도로 데이타 출력버퍼를 동작시키는 효과를 얻게 된다.As described above, the voltage applied to the gate of the pull-down transistor of the data output buffer is multi-stepped to increase the dt of dV = L2 (di / dt) at a time when noise due to inductance occurs. When the operation speed is required, the gate voltage control circuit is implemented to apply a high slope voltage to the gate, so that the transistor size of the driver stage is reduced or multi-stage in order to control the ground noise during low data output. Since it is possible to operate the pull-down driver stage in an optimized state rather than configuring it, the data output buffer can be operated at the highest speed without ground noise at the output stage.

본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the present invention as set forth in the appended claims.

Claims (2)

풀-업 트랜지스터와 풀-다운 트랜지스터로 구성된 출력 구동단을 포함하는 데이타 출력버퍼에 있어서, 상기 풀-다운 트랜지스터의 게이트에 다단계의 기울기를 갖는 게이트 전압 제어신호를 공급하여 풀-다운 전류량을 적절히 조절함으로써 데이타 출력버퍼의 출력단에 로우 데이타가 출력될 때 접지 노이즈가 발생하지 않도록 하는 게이트 전압 제어회로를 포함하는 것을 특징으로 하는 데이타 출력버퍼.A data output buffer including an output driving stage consisting of a pull-up transistor and a pull-down transistor, wherein a gate voltage control signal having a multi-step slope is supplied to a gate of the pull-down transistor to appropriately adjust the amount of pull-down current. And a gate voltage control circuit for preventing ground noise from occurring when low data is output to an output terminal of the data output buffer. 제1항에 있어서, 상기 게이트 전압 제어회로는, 전원전위와 제1노드 사이에 접속되며 게이트가 입력노드에 연결되는 제1NMOS형 트랜지스터와, 상기 전원전위와 출력노드 사이에 직렬 접속되며 각각의 게이트가 상기 입력노드와 상기 제1노드에 각각 접속되는 제1 및 제2PMOS형 트랜지스터와, 상기 제1노도와 접지전위 사이에 접속되며 게이트가 제2노드에 연결되는 제2NMOS형 트랜지스터와, 상기 제2노드와 상기 출력노드 사이에 접속되며 게이트가 상기 출력노드에 연결되는 제3NMOS형 트랜지스터와, 상기 제2노드와 상기 접지전위 사이에 접속되며 게이트가 상기 입력노드에 연결되는 제4NMOS형 트랜지스터와, 상기 출력노드와 상기 접지전위 사이에 접속되며 게이트가 상기 입력노드에 연결되는 제5NMOS형 트랜지스터를 포함하며, 상기 입력노드는 입력 데이타 신호(/D)와 출력버퍼 제어신호(TRI)의 논리연산된 신호가 입력되는 노드이고, 상기 출력노드는 상기 풀-다운 트랜지스터의 게이트에 연결되는 노드인 것을 특징으로 하는 데이타 출력버퍼.The gate voltage control circuit of claim 1, wherein the gate voltage control circuit comprises: a first NMOS transistor connected between a power supply potential and a first node and having a gate connected to an input node, and connected in series between the power supply potential and an output node; First and second PMOS transistors connected to the input node and the first node, a second NMOS transistor connected between the first node and the ground potential and a gate connected to the second node, and the second node. A third NMOS transistor connected between a node and the output node and whose gate is connected to the output node, a fourth NMOS transistor connected between the second node and the ground potential and a gate connected to the input node, A fifth NMOS transistor connected between an output node and the ground potential and having a gate connected to the input node, wherein the input node includes input data. And a logic operation signal of the signal (/ D) and the output buffer control signal (TRI) is input, and the output node is a node connected to the gate of the pull-down transistor.
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