KR100407984B1 - Multiplexer_ - Google Patents

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KR100407984B1 KR10-1998-0061793A KR19980061793A KR100407984B1 KR 100407984 B1 KR100407984 B1 KR 100407984B1 KR 19980061793 A KR19980061793 A KR 19980061793A KR 100407984 B1 KR100407984 B1 KR 100407984B1
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    • H03K3/356165Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Abstract

본 발명은 출력신호에 그리취(Glitch)가 발생하는 것을 방지함과 동시에 트랜지스터의 수를 줄여 집적도를 향상시키도록 한 멀티플렉서에 관한 것으로서, 전원단과 접지단 사이에 직렬로 구성되고 각 게이트 단자에 공통으로 제 1 입력신호가 인가되는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터의 소오스 단자와 제 1 NMOS 트랜지스터의 소오스 단자 사이에 직렬로 구성되고 각 게이트에 공통으로 데이터 셀렉트 신호가 인가되는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터의 드레인 단자와 제 1 NMOS 트랜지스터의 드레인 단자에 공통으로 연결되고 전원단과 접지단 사이에 직렬로 구성되며 각 게이트 단자에 공통으로 제 2 입력신호가 인가되는 제 3 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터와, 상기 제 3 PMOS 트랜지스터의 소오스 단자와 제 3 NMOS 트랜지스터의 소오스 단자 사이에 직렬로 구성되고 각 게이트 다자에 데이터 셀렉트 신호의 반전된 신호가 인가되는 제 4 PMOS 트랜지스터 및 제 4 NMOS 트랜지스터와, 상기 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터 및 제 4 PMOS 트랜지스터와 제 4 NMOS 트랜지스터의 출력단에 연결되어 출력신호를 출력하는 래치 회로를 포함하여 구성됨을 특징으로 한다.The present invention relates to a multiplexer which prevents glitch from occurring in an output signal and improves the density by reducing the number of transistors. The present invention relates to a multiplexer configured in series between a power supply terminal and a ground terminal and common to each gate terminal. A first PMOS transistor and a first NMOS transistor to which the first input signal is applied are arranged in series between a source terminal of the first PMOS transistor and a source terminal of the first NMOS transistor, and a data select signal is common to each gate. Commonly connected to the applied second PMOS transistor and the second NMOS transistor, the drain terminal of the first PMOS transistor and the drain terminal of the first NMOS transistor, and are configured in series between the power supply terminal and the ground terminal and common to each gate terminal. A third PMOS transistor and a third NMOS transistor to which a second input signal is applied; A fourth PMOS transistor and a fourth NMOS transistor configured in series between the source terminal of the PMOS transistor and the source terminal of the third NMOS transistor, and to which an inverted signal of the data select signal is applied to each gate terminal; And a latch circuit connected to an output terminal of the second NMOS transistor, the fourth PMOS transistor, and the fourth NMOS transistor to output an output signal.

Description

멀티플렉서Multiplexer
본 발명은 멀티플렉서(Multiplexor)에 관한 것으로, 특히 그리취(Glitch) 출력을 근원적으로 없앰과 동시에 사용되는 트랜지스터 수를 줄이고 고유 딜레이(Intrinsic Delay)를 줄여서 회로의 성능을 향상시키고 집적도를 높이는데 적당한 멀티플렉서에 관한 것이다.TECHNICAL FIELD The present invention relates to a multiplexer. In particular, the present invention relates to a multiplexer suitable for improving circuit performance and increasing integration by reducing the number of transistors used at the same time as well as eliminating the glitch output and reducing the intrinsic delay. It is about.
일반적으로 멀티플렉서는 많은 입력선 중의 하나로부터 2진 정보를 선택하여 단일 출력선으로 연결시켜 주는 조합회로이다.In general, a multiplexer is a combination circuit that selects binary information from one of many input lines and connects it to a single output line.
특정 입력선의 선택은 선택 변수들의 집합에 의해 제어된다. 보통 2n개의 입력선과 n개의 선택 변수가 있는데 이 선택 변수의 조합의 비트 조합에 의하여 입력을 선택하게 된다.The selection of a particular input line is controlled by a set of selection variables. There are usually 2 n input lines and n selection variables, and the input is selected by a bit combination of the combination of these selection variables.
이하, 첨부된 도면을 참고하여 종래의 멀티플렉서를 설명하면 다음과 같다.Hereinafter, a conventional multiplexer will be described with reference to the accompanying drawings.
도 1은 종래의 멀티플렉서를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional multiplexer.
도 1에 도시한 바와 같이, 제 1 입력신호(A)와 데이터 셀렉트 신호(Data Select Signal)(Sel)를 각각 입력으로 받아 논리 연산하여 출력하는 제 1 AND 게이트(11)와, 상기 데이터 셀렉트 신호(Sel)를 반전시키어 출력하는 제 1 인버터(12)와, 제 2 입력신호(B)와 제 1 인버터(12)의 출력신호를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 AND 게이트(13)와, 상기 제 1, 제 2 AND 게이트(11,13)의 출력신호를 각각 입력으로 받아 논리 연산하여 출력하는 NOR 게이트(14)와, 상기 NOR 게이트(14)에서 출력되는 신호를 반전시키어 출력신호(Z)를 출력하는 제 2 인버터(15)를 포함하여 구성된다.As illustrated in FIG. 1, a first AND gate 11 for receiving a first input signal A and a data select signal Sel as inputs, and performing a logical operation to output the same, and the data select signal. A first inverter 12 that inverts and outputs Sel, and a second AND gate 13 that receives logic outputs of the second input signal B and the output signals of the first inverter 12 as inputs, and outputs a logic operation. And an NOR gate 14 that receives the output signals of the first and second AND gates 11 and 13 as inputs, and outputs a logical operation by outputting the signals output from the NOR gate 14. It is comprised including the 2nd inverter 15 which outputs (Z).
상기와 같이 구성된 종래의 멀티플렉서의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional multiplexer configured as described above are as follows.
도 2는 종래의 멀티플렉서의 동작을 나타낸 동작 타이밍도이다.2 is an operation timing diagram illustrating an operation of a conventional multiplexer.
도 2에서와 같이 제 1 입력신호(A), 제 2 입력신호(B)가 "High"일 때 데이터 셀렉트 신호(Sel)가 "High"에서 "Low"로 전이하게 되면, 회로 구조상 제 1 인버터(12)의 출력이 "High"가 될 때까지는 딜레이(Delay)만큼 Sel 및 /Sel이 같은 값 "Low"를 갖는 기간이 존재하게 된다.As shown in FIG. 2, when the data select signal Sel transitions from "High" to "Low" when the first input signal A and the second input signal B are "High", the first inverter in the circuit structure. Until the output of (12) becomes "High", there is a period in which Sel and / Sel have the same value "Low" by the delay.
상기 기간 동안에는 제 1 입력신호(A), 제 2 입력신호(B)에 상관없이 출력신호(Z)를 제 1 인버터(12)의 딜레이만큼 "Low"로 작동(Force)하여 그리취(Glitch)가 발생한다.During this period, regardless of the first input signal A and the second input signal B, the output signal Z is forced to “Low” by the delay of the first inverter 12, thereby causing glitches. Occurs.
그러나 상기와 같은 종래의 멀티플렉서에 있어서 다음과 같은 문제점이 있었다.However, the above conventional multiplexer has the following problems.
즉, 회로 구조상 출력신호에 그리취가 발생함으로써 이와 연결된 다른 회로에 영향을 미쳐 오동작의 원인이 된다.That is, grizziness occurs in the output signal due to the circuit structure, which affects other circuits connected thereto, causing a malfunction.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 출력신호에 그리취가 발생하는 것을 방지함과 동시에 트랜지스터의 수를 줄여 집적도를 향상시키도록 한 멀티플렉서를 제공하는데 그 목적이 있다.An object of the present invention is to provide a multiplexer designed to solve the above problems, to prevent bleeding from occurring in an output signal, and to improve the degree of integration by reducing the number of transistors.
도 1은 종래의 멀티플렉서를 나타낸 회로도1 is a circuit diagram showing a conventional multiplexer
도 2는 종래의 멀티플렉서의 동작을 나타낸 동작타이밍도2 is an operation timing diagram illustrating an operation of a conventional multiplexer.
도 3은 본 발명에 의한 멀티플렉서를 나타낸 회로도3 is a circuit diagram illustrating a multiplexer according to the present invention.
도 4는 본 발명에 의한 멀티플렉서의 동작을 설명하기 위한 동작타이밍도4 is an operation timing diagram for explaining the operation of the multiplexer according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21,23,25,27 : PMOS 트랜지스터 22,24,26,28 : NMOS 트랜지스터21,23,25,27: PMOS transistors 22,24,26,28: NMOS transistors
29 : 래치 회로 30 : 인버터29 latch circuit 30 inverter
상기와 같은 목적을 달성하기 위한 본 발명에 의한 멀티플렉서는 전원단과 접지단 사이에 직렬로 구성되고 각 게이트 단자에 공통으로 제 1 입력신호가 인가되는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터의 소오스 단자와 제 1 NMOS 트랜지스터의 소오스 단자 사이에 직렬로 구성되고 각 게이트에 공통으로 데이터 셀렉트 신호가 인가되는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터의 드레인 단자와 제 1 NMOS 트랜지스터의 드레인 단자에 공통으로 연결되고 전원단과 접지단 사이에 직렬로 구성되며 각 게이트 단자에 공통으로 제 2 입력신호가 인가되는 제 3 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터와, 상기 제 3 PMOS 트랜지스터의 소오스 단자와 제 3 NMOS 트랜지스터의 소오스 단자 사이에 직렬로 구성되고 각 게이트 단자에 데이터 셀렉트 신호의 반전된 신호가 인가되는 제 4 PMOS 트랜지스터 및 제 4 NMOS 트랜지스터와, 상기 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터 및 제 4 PMOS 트랜지스터와 제 4 NMOS 트랜지스터의 출력단에 연결되어 출력신호를 출력하는 래치 회로를 포함하여 구성됨을 특징으로 한다.In order to achieve the above object, a multiplexer according to the present invention comprises a first PMOS transistor and a first NMOS transistor configured in series between a power supply terminal and a ground terminal, and to which a first input signal is applied to each gate terminal, A second PMOS transistor and a second NMOS transistor configured in series between a source terminal of the first PMOS transistor and a source terminal of the first NMOS transistor, and to which a data select signal is applied to each gate in common; and a drain terminal of the first PMOS transistor And a third PMOS transistor and a third NMOS transistor which are commonly connected to the drain terminal of the first NMOS transistor, are configured in series between a power supply terminal and a ground terminal, and have a second input signal applied to each gate terminal in common. In series between the source terminal of the PMOS transistor and the source terminal of the third NMOS transistor And a fourth PMOS transistor and a fourth NMOS transistor to which an inverted signal of the data select signal is applied to each gate terminal, and connected to an output terminal of the second PMOS transistor, the second NMOS transistor, the fourth PMOS transistor, and the fourth NMOS transistor. And a latch circuit for outputting an output signal.
이하, 첨부된 도면을 참고하여 본 발명에 의한 멀티플렉서를 상세히 설명하면 다음과 같다.Hereinafter, a multiplexer according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 멀티플렉서를 나타낸 회로도이다.3 is a circuit diagram illustrating a multiplexer according to the present invention.
도 3에서와 같이, 전원단(Vdd)과 접지단(Vss) 사이에 직렬로 구성되고 각 게이트 단자에 공통으로 제 1 입력신호(A)가 인가되는 제 1 PMOS 트랜지스터(21) 및 제 1 NMOS 트랜지스터(22)와, 상기 제 1 PMOS 트랜지스터(21)의 소오스 단자와 제 1 NMOS 트랜지스터(22)의 소오스 단자 사이에 직렬로 구성되고 각 게이트에 공통으로 데이터 셀렉트 신호(Sel)가 인가되는 제 2 PMOS 트랜지스터(23) 및 제 2 NMOS 트랜지스터(24)와, 상기 제 1 PMOS 트랜지스터(21)의 드레인 단자와 제 1 NMOS 트랜지스터(22)의 드레인 단자에 공통으로 연결되고 전원단(Vdd)과 접지단(Vss) 사이에 직렬로 구성되며 각 게이트 단자에 공통으로 제 2 입력신호(B)가 인가되는 제 3 PMOS 트랜지스터(25) 및 제 3 NMOS 트랜지스터(26)와, 상기 제 3 PMOS 트랜지스터(25)의 소오스 단자와 제 3 NMOS 트랜지스터(26)의 소오스 단자 사이에 직렬로 구성되고 각 게이트 단자에 데이터 셀렉트 신호의 반전된 신호(/Sel)가 인가되는 제 4 PMOS 트랜지스터(27) 및 제 4 NMOS 트랜지스터(28)와, 상기 제 2 PMOS 트랜지스터(23)와 제 2 NMOS 트랜지스터(24) 및 제 4 PMOS 트랜지스터(27)와 제 4 NMOS 트랜지스터(28)의 출력단에 연결되어 출력신호(Z)를 출력하는 래치 회로(29)를 포함하여 구성된다.As shown in FIG. 3, a first PMOS transistor 21 and a first NMOS configured in series between a power supply terminal Vdd and a ground terminal Vss and to which a first input signal A is applied in common to each gate terminal. A second configured in series between the transistor 22 and the source terminal of the first PMOS transistor 21 and the source terminal of the first NMOS transistor 22 and having a data select signal Sel applied to each gate in common; The PMOS transistor 23 and the second NMOS transistor 24, the drain terminal of the first PMOS transistor 21 and the drain terminal of the first NMOS transistor 22 are commonly connected, and the power supply terminal Vdd and the ground terminal are commonly connected. A third PMOS transistor 25 and a third NMOS transistor 26 configured in series between (Vss) and to which a second input signal B is applied to each gate terminal in common, and the third PMOS transistor 25. Between the source terminal of and the source terminal of the third NMOS transistor 26 A fourth PMOS transistor 27 and a fourth NMOS transistor 28 configured in series and to which an inverted signal / Sel of the data select signal is applied to each gate terminal; the second PMOS transistor 23 and the second; And a latch circuit 29 connected to an output terminal of the NMOS transistor 24 and the fourth PMOS transistor 27 and the fourth NMOS transistor 28 to output the output signal Z.
여가서 상기 데이터 셀렉트 신호(Sel)는 인버터(30)에 의해 반전되고, 상기 래치 회로(29)는 두 개의 인버터가 피드백(Feedback)되도록 직렬로 구성된다.In this instance, the data select signal Sel is inverted by the inverter 30, and the latch circuit 29 is configured in series so that two inverters are fed back.
상기와 같이 구성된 본 발명에 의한 멀티플렉서의 동작을 설명하면 다음과 같다.Referring to the operation of the multiplexer according to the present invention configured as described above are as follows.
도 4는 본 발명에 의한 멀티플렉서의 동작을 설명하기 위한 동작 타이밍도이다.4 is an operation timing diagram for explaining the operation of the multiplexer according to the present invention.
도 4에서와 같이, 제 1 입력신호(A)와 제 2 입력신호(B)가 모드 "High"일 때 데이터 셀렉트 신호(Sel)가 "Low"로 전이하면 이때 인버터(30)의 출력 노드(Node)인 /Sel는 인버터(30)의 시간 지연 후에 "Low"에서 "High"로 전이하게 된다.As shown in FIG. 4, when the data select signal Sel transitions to “Low” when the first input signal A and the second input signal B are in the mode “High,” the output node of the inverter 30 ( Node) / Sel transitions from "Low" to "High" after a time delay of the inverter 30.
상기 데이터 셀렉트 신호(Sel)가 "High"에서 "Low"로 전이하는 시점부터 /Sel이 시간 지연 후 "Low"에서 "High"로 되기까지 Sel과 /Sel는 같이 "Low"값을 갖느다.Sel and / Sel have a "Low" value from the time when the data select signal Sel transitions from "High" to "Low" until the / Sel becomes "Low" to "High" after a time delay.
한편, Sel과 /Sel가 동시에 "Low"일 때 제 1 PMOS 트랜지스터(21), 제 3 PMOS 트랜지스터(25), 제 2 NMOS 트랜지스터(24), 제 4 NMOS 트랜지스터(28)는 오프(OFF)이며, 제 2 PMOS 트랜지스터(23), 제 4 PMOS 트랜지스터(27), 제 1 NMOS 트랜지스터(22), 제 3 NMOS 트랜지스터(26)는 온(ON)상태가 된다.On the other hand, when Sel and / Sel are "Low" at the same time, the first PMOS transistor 21, the third PMOS transistor 25, the second NMOS transistor 24, and the fourth NMOS transistor 28 are off. The second PMOS transistor 23, the fourth PMOS transistor 27, the first NMOS transistor 22, and the third NMOS transistor 26 are turned on.
따라서 노드(ZN)는 전원단(Vdd)이나 접지단(Vss) 어느 쪽으로도 경로(Path)가 형성되지 않고 Z-스테이트(Z-state)를 유지하게 되며, 이때 출력신호(Z)는 래치 회로(29)에 의해 그 전 값인 "High"를 그대로 유지하게 된다.Therefore, the node ZN maintains the Z-state without forming a path to either the power supply terminal Vdd or the ground terminal Vss, and the output signal Z is a latch circuit. By (29), the previous value "High" is kept as it is.
이상에서 설명한 바와 같이 본 발명에 의한 멀티플렉서는 다음과 같은 효과가 있다.As described above, the multiplexer according to the present invention has the following effects.
첫째, 데이터 셀렉트 신호가 변화하는 시점에서도 그리치를 발생시키지 않기 때문에 데이터 셀렉터로서 뿐만 아니라 클럭 셀렉터로서도 유요하게 사용할 수 있고 동작 스피드(Speed)를 향상시킬 수 있다.First, since the grit is not generated even when the data select signal changes, it can be usefully used not only as a data selector but also as a clock selector, and can improve operation speed.
둘째, 적은 트랜지스터를 사용함으로써 레이아웃(Layout) 면적을 최소화함으로써 집적도를 향상시킬 수 있다.Second, by using fewer transistors, the integration density can be improved by minimizing the layout area.

Claims (2)

  1. 전원단과 접지단 사이에 직렬로 구성되고 각 게이트 단자에 공통으로 제 1 입력신호가 인가되는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와,A first PMOS transistor and a first NMOS transistor configured in series between a power supply terminal and a ground terminal, and having a first input signal applied to each gate terminal in common;
    상기 제 1 PMOS 트랜지스터의 소오스 단자와 제 1 NMOS 트랜지스터의 소오스 단자 사이에 직렬로 구성되고 각 게이트에 공통으로 데이터 셀렉트 신호가 인가되는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터와,A second PMOS transistor and a second NMOS transistor configured in series between a source terminal of the first PMOS transistor and a source terminal of the first NMOS transistor, and to which a data select signal is applied in common to each gate;
    상기 제 1 PMOS 트랜지스터의 드레인 단자와 제 1 NMOS 트랜지스터의 드레인 단자에 공통으로 연결되고 전원단과 접지단 사이에 직렬로 구성되며 각 게이트 단자에 공통으로 제 2 입력신호가 인가되는 제 3 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터와,A third PMOS transistor commonly connected to the drain terminal of the first PMOS transistor and the drain terminal of the first NMOS transistor, configured in series between a power supply terminal and a ground terminal, and having a second input signal applied to each gate terminal in common; With 3 NMOS transistors,
    상기 제 3 PMOS 트랜지스터의 소오스 단자와 제 3 NMOS 트랜지스터의 소오스 단자 사이에 직렬로 구성되고 각 게이트 단자에 데이터 셀렉트 신호의 반전된 신호가 인가되는 제 4 PMOS 트랜지스터 및 제 4 NMOS 트랜지스터와,A fourth PMOS transistor and a fourth NMOS transistor configured in series between a source terminal of the third PMOS transistor and a source terminal of the third NMOS transistor and to which an inverted signal of the data select signal is applied to each gate terminal;
    상기 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터 및 제 4 PMOS 트랜지스터와 제 4 NMOS 트랜지스터의 출력단에 연결되어 출력신호를 출력하는 래치 회로를 포함하여 구성됨을 특징으로 하는 멀티플렉서.And a latch circuit connected to an output terminal of the second PMOS transistor, the second NMOS transistor, the fourth PMOS transistor, and the fourth NMOS transistor to output an output signal.
  2. 제 1 항에 있어서, 상기 래치 회로는 두 개의 인버터가 피드백되도록 직렬로 구성됨을 특징으로 하는 멀티플렉서.2. The multiplexer of claim 1 wherein the latch circuit is configured in series such that two inverters are fed back.
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