KR20000019453A - Output buffer of semiconductor memory device - Google Patents

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Abstract

PURPOSE: An output buffer of a semiconductor memory device is provided to reduce a threshold voltage applied to a gate of a pull-down transistor and a gate of a pull-up transistor by using a transmission gate. CONSTITUTION: An output buffer of a semiconductor memory device comprises a reference voltage generator(30), a first transmission unit(50), a second transmission unit(60), and a first controller(70) and a second controller(80). The reference voltage generator generates a reference voltage by a control signal. The first transmission unit transmits an output signal of a first logic unit transmitted through a third inversion unit to a gate of a pull-down transistor. The second transmission unit transmits an output signal of a second logic unit transmitted through a fourth inversion unit to a gate of a pull-up transistor. The first and the second controllers control the signal transmitted to the gates of the pull-down and the pull-up transistors through the first and the second transmission units according to the reference voltage, an output enable signal, and a data signal.

Description

반도체 메모리 소자의 출력버퍼Output buffer of semiconductor memory device

본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 풀업 트랜지스터 및 풀다운 트랜지스터에 인가되는 전압의 레벨을 제어하여 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an output buffer of a semiconductor memory device capable of reducing noise by controlling a level of a voltage applied to a pull-up transistor and a pull-down transistor.

일반적으로, 데이터를 출력하는 출력버퍼는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 구성되어 반도체 메모리 소자로부터 입력단자에 인가되는 데이터를 출력단을 통해 출력하도록 하였다.In general, an output buffer for outputting data includes a CMOS inverter including a PMOS transistor and an NMOS transistor to output data applied to an input terminal from a semiconductor memory device through an output terminal.

도 1을 참조하여 종래의 반도체 메모리 소자의 출력버퍼를 설명한다.An output buffer of a conventional semiconductor memory device will be described with reference to FIG. 1.

도 1을 참조하면, 종래의 반도체 메모리 소자의 출력버퍼는 출력 인에이블신호(OE)와 인버터(10)를 통해 전달된 데이터신호(DATA)가 인가되는 낸드 게이트(11)와, 낸드 게이트(11)의 출력신호를 반전시켜 주기 위한 인버터(12)와, 인버터(13)을 통해 전달된 출력 인에이블신호(/OE)와 인버터(10)를 통해 전달된 데이터신호(DATA)가 인가되는 노아 게이트(14)와, 노아 게이트(14)의 출력신호를 반전시키기 위한 인버터(15)를 구비한다.Referring to FIG. 1, an output buffer of a conventional semiconductor memory device may include a NAND gate 11 to which an output enable signal OE and a data signal DATA transmitted through an inverter 10 are applied, and a NAND gate 11. Noah gate to which the inverter 12 for inverting the output signal of the control panel, the output enable signal / OE transmitted through the inverter 13 and the data signal DATA transmitted through the inverter 10 are applied. (14) and an inverter (15) for inverting the output signal of the NOR gate (14).

또한, 종래의 출력버퍼는 인버터(15) 및 인버터(12)의 출력신호가 각각 게이트에 인가되고, 전원전압과 접지 사이에 직렬 접속된 풀업용 PMOS 트랜지스터(16) 및 풀다운용 NMOS 트랜지스터(17)와, PMOS 트랜지스터(16) 및 NMOS 트랜지스터(17)의 드레인에 공통 접속된 출력단과 접지 사이에 각각 접속된 저항(18) 및 커패시터(19)와, PMOS 트랜지스터(16) 및 NMOS 트랜지스터(17)의 드레인에 공통 접속된 출력단과 전원전압 사이에 접속된 저항(20)을 더 구비한다.In the conventional output buffer, the pull-up PMOS transistor 16 and the pull-down NMOS transistor 17 in which the output signals of the inverter 15 and the inverter 12 are respectively applied to the gates and connected in series between the power supply voltage and the ground. And a resistor 18 and a capacitor 19 connected between an output terminal and a ground commonly connected to the drains of the PMOS transistor 16 and the NMOS transistor 17, and the PMOS transistor 16 and the NMOS transistor 17, respectively. A resistor 20 is further provided between the output terminal commonly connected to the drain and the power supply voltage.

상기한 바와 같은 구조를 갖는 종래의 반도체 메모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.The operation of the output buffer of the conventional semiconductor memory device having the structure as described above is as follows.

반도체 메모리 소자로 입력되는 어드레스신호가 변화되면, 어드레스 전이신호가 발생되고, 어드레스 전이신호에 의해 출력 인에이블신호(OE)가 발생되어 출력버퍼를 인에이블시키게 된다.When the address signal input to the semiconductor memory device is changed, an address transition signal is generated, and an output enable signal OE is generated by the address transition signal to enable the output buffer.

로우상태의 출력 인에이블신호(OE)가 인가되면, 인버터(12)로부터 로우신호가 출력되어 NMOS 트랜지스터(17)가 턴오프되고, 또한 인버터(15)로부터 하이신호가 출력되어 PMOS 트랜지스터(16)가 턴오프되므로써, 출력버퍼는 데이터를 출력하지 못한다.When the output enable signal OE in a low state is applied, a low signal is output from the inverter 12 to turn off the NMOS transistor 17, and a high signal is output from the inverter 15 to output the PMOS transistor 16. Is turned off, the output buffer cannot output data.

한편, 하이상태의 출력 인에이블신호(OE)가 인가되면, 데이터신호(/DATA)에 따라 인버터(12, 15)들의 출력신호가 변하게 된다. 즉, 하이상태의 데이터신호(/DATA)가 인가되면, PMOS 트랜지스터(16)가 턴온되고 NMOS 트랜지스터(17)가 턴오프되어 출력단자(OUT)를 통해 하이신호를 출력하고, 이와 반대로 로우상태의 데이터신호(/DATA)가 인가되면, PMOS 트랜지스터(16)가 턴오프되고 NMOS 트랜지스터(17)가 턴온되어 출력단자(OUT)를 통해 로우신호를 출력한다.On the other hand, when the output enable signal OE in the high state is applied, the output signals of the inverters 12 and 15 change according to the data signal / DATA. That is, when the data signal / DATA in the high state is applied, the PMOS transistor 16 is turned on and the NMOS transistor 17 is turned off to output a high signal through the output terminal OUT. When the data signal / DATA is applied, the PMOS transistor 16 is turned off and the NMOS transistor 17 is turned on to output a low signal through the output terminal OUT.

그러나, 상기와 같은 종래의 반도체 메모리 소자의 출력버퍼는, 전원전압 변화에 따라 구동력이 좋은 PMOS 트랜지스터 및 NMOS 트랜지스터가 동작되므로, 동작시 최고치(peak) 전류 증가로 잡음이 발생되어 고전압에서 동작이 억제되는 문제점이 존재하였다.However, in the output buffer of the conventional semiconductor memory device as described above, since the PMOS transistor and the NMOS transistor having good driving power are operated in accordance with the change of the power supply voltage, noise is generated by the peak current increase during operation, thereby suppressing the operation at high voltage. There was a problem.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 고전압에서 동작시 최고치 전류를 감소시켜, 최고치 전류 증가로 인하여 발생되는 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an output buffer of a semiconductor memory device capable of reducing noise generated by increasing peak current by reducing peak current when operating at high voltage. have.

도 1은 종래의 반도체 메모리 소자의 출력버퍼 회로도.1 is an output buffer circuit diagram of a conventional semiconductor memory device.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼 회로도.2 is an output buffer circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 1과 도 2의 전압에 대한 동작 특성을 비교한 특성도.3 is a characteristic diagram comparing operating characteristics with respect to the voltages of FIGS. 1 and 2.

도 4는 도 1과 도 2의 전류에 대한 동작 특성을 비교한 특성도.4 is a characteristic diagram comparing operating characteristics of the current of FIGS. 1 and 2.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30: 기준전압 발생 수단 40: 버퍼수단30: reference voltage generating means 40: buffer means

50, 60: 제 1 및 제 2 전달수단 70, 80: 제 1 및 제 2 신호 전달 제어수단50, 60: first and second transmission means 70, 80: first and second signal transmission control means

이와 같은 목적을 달성하기 위한 본 발명은, 출력 인에이블신호와 데이터신호가 인가되는 제 1 논리수단과, 상기 제 1 논리수단을 통해 전달된 상기 출력 인에이블신호와 상기 제 1 반전수단을 통해 전달된 데이터신호가 인가되는 제 2 논리수단과, 상기 제 2 논리수단의 출력신호를 반전시키기 위한 제 4 반전수단과, 전원전압과 접지 사이에 직렬 연결되며, 게이트가 각각 상기 제 3 및 제 4 반전수단의 출력단에 접속된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서, 제어신호에 의해 기준전압을 발생하기 위한 기준전압 발생 수단; 상기 제 3 반전수단을 통해 전달된 상기 제 1 논리수단의 출력신호를 상기 풀다운 트랜지스터의 게이트로 전달하기 위한 제 1 전달수단; 상기 제 4 반전수단을 통해 전달된 상기 제 2 논리수단의 출력신호를 상기 풀업 트랜지스터의 게이트로 전달하기 위한 제 2 전달수단; 및 상기 기준전압, 출력 인에이블신호 및 데이터신호에 응답하여, 상기 제 1 및 제 2 전달수단을 통해 상기 풀다운 트랜지스터 및 풀업 트랜지스터의 게이트로 각각 전달되는 신호의 크기를 제어하기 위한 제 1 및 제 2 신호 전달 제어수단을 포함한다.In order to achieve the above object, the present invention provides a first logic means to which an output enable signal and a data signal are applied, and through the output enable signal and the first inverting means transmitted through the first logic means. Second logic means to which the data signal is applied, fourth inverting means for inverting the output signal of the second logic means, and a series connected between a power supply voltage and ground, and a gate of the third and fourth inversion respectively. An output buffer of a semiconductor memory device having a pull-up transistor and a pull-down transistor connected to an output terminal of the means, the output buffer comprising: reference voltage generating means for generating a reference voltage by a control signal; First transfer means for transferring an output signal of the first logic means transferred through the third inverting means to a gate of the pull-down transistor; Second transfer means for transferring an output signal of the second logic means transferred through the fourth inverting means to a gate of the pull-up transistor; And first and second parts for controlling the magnitudes of the signals transmitted to the gates of the pull-down transistor and the pull-up transistor through the first and second transfer means in response to the reference voltage, the output enable signal and the data signal. Signal transmission control means.

이하, 도 2내지 도 4를 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 2 to 4.

도 2를 참조하면, 본 발명의 출력버퍼는, 도 1과 마찬가지로, 인버터(10, 12, 13, 15)들과, 낸드 게이트(11)와, 노아 게이트(14)와, 풀업용 PMOS 트랜지스터(16)와, 풀다운용 NMOS 트랜지스터(17)와, 저항(18, 20)들과, 커패시터(19)를 구비한다.Referring to FIG. 2, the output buffer of the present invention, like FIG. 1, includes inverters 10, 12, 13, and 15, a NAND gate 11, a NOR gate 14, and a pull-up PMOS transistor ( 16, a pull-down NMOS transistor 17, resistors 18 and 20, and a capacitor 19.

또한, 본 발명의 출력버퍼는 제어신호에 의해 기준전압을 발생하기 위한 기준전압 발생 수단(30)과, 기준전압 발생수단(30)으로부터 발생된 기준전압을 버퍼링시키기 위한 버퍼부(40)와, 인버터(12)를 통해 전달된 낸드게이트(11)의 출력신호를 풀다운 트랜지스터(17)의 게이트로 전달하기 위한 제 1 전달수단(50)과, 인버터(15)를 통해 전달된 노아게이트(14)의 출력신호를 풀업 트랜지스터(16)의 게이트로 전달하기 위한 제 2 전달수단(60)과, 기준전압, 출력 인에이블신호(OE) 및 데이터신호(/DATA)에 응답하여, 제 1 및 제 2 전달수단(50, 60)을 통해 전달되는 신호의 크기를 각각 제어하기 위한 제 1 및 제 2 신호크기 제어수단(70, 80)을 더 포함한다.In addition, the output buffer of the present invention includes a reference voltage generating means 30 for generating a reference voltage by a control signal, a buffer unit 40 for buffering the reference voltage generated from the reference voltage generating means 30, First transfer means 50 for transferring the output signal of the NAND gate 11 transferred through the inverter 12 to the gate of the pull-down transistor 17, and the noah gate 14 transferred through the inverter 15. Second and second transfer means 60 for transmitting the output signal to the gate of the pull-up transistor 16, and in response to the reference voltage, the output enable signal OE and the data signal / DATA. It further comprises a first and second signal size control means (70, 80) for controlling the magnitude of the signal transmitted through the transmission means (50, 60), respectively.

기준전압 발생수단(30)은 전원전압과 접지 사이에 순차적으로 직렬 연결된, 게이트에 제어신호(CS)가 인가되는 PMOS 트랜지스터(31), 다이오드용 PMOS 트랜지스터(32, 33)들, 출력단 및 저항(34)으로 이루어진다.The reference voltage generator 30 includes a PMOS transistor 31, a PMOS transistor 32 and 33 for diodes, an output terminal and a resistor, to which a control signal CS is applied to a gate, which is sequentially connected between a power supply voltage and ground. 34).

버퍼부(40)는 기준전압 발생 수단(30)의 출력단과 제 1 및 제 2 신호 전달 제어수단(70, 80)의 입력단 사이에 각각 직렬 연결된, 다수의 인버터(41, 42)로 구성된다.The buffer unit 40 is composed of a plurality of inverters 41 and 42 connected in series between the output terminal of the reference voltage generator 30 and the input terminals of the first and second signal transfer control means 70 and 80, respectively.

제 1 전달수단(50)은 P형 게이트가 제 1 신호 전달 제어수단(70)의 일출력단에 접속되고, N형 게이트가 제 1 신호 전달 제어수단(70)의 타출력단에 접속되며, 인버터(12)의 출력단과 풀다운 트랜지스터(17)의 게이트 사이에 접속된 트랜스미션게이트(51)로 이루어진다.The first transmission means 50 is a P-type gate is connected to one output terminal of the first signal transmission control means 70, the N-type gate is connected to the other output terminal of the first signal transmission control means 70, the inverter ( And a transmission gate 51 connected between the output terminal of 12) and the gate of the pull-down transistor 17.

제 2 전달수단(60)은 P형 게이트가 제 2 신호 전달 제어수단(80)의 일출력단에 접속되고, N형 게이트가 제 2 신호 전달 제어수단(80)의 타출력단에 접속되며, 인버터(15)의 출력단과 풀업 트랜지스터(116)의 게이트 사이에 접속된 트랜스미션게이트(61)로 구성된다.The second transmission means 60 is a P-type gate is connected to one output terminal of the second signal transmission control means 80, the N-type gate is connected to the other output terminal of the second signal transmission control means 80, the inverter ( And a transmission gate 61 connected between the output terminal of 15) and the gate of the pull-up transistor 116.

제 1 신호 전달 제어수단(70)은 입력단들에 각각 기준전압, 데이터신호(/DATA) 및 출력 인에이블신호(OE)가 인가되고, 출력단이 제 1 전달수단(50)의 트랜스미션게이트(51)의 P형 게이트에 접속된 노아 게이트(71)와, 일입력단이 노아게이트(14)의 출력단에 접속되고, 타입력단이 인버터(15)의 출력단에 접속되며, 출력단이 제 1 전달수단(50)의 트랜스미션게이트(51)의 N형 게이트에 접속된 낸드 게이트(72)를 포함한다.The first signal transmission control means 70 is applied with a reference voltage, a data signal / DATA and an output enable signal OE to the input terminals, respectively, and the output terminal is a transmission gate 51 of the first transmission means 50. The NOR gate 71 connected to the P-type gate and one input terminal are connected to the output terminal of the NOA gate 14, the type force terminal is connected to the output terminal of the inverter 15, and the output terminal is the first transmission means 50. And a NAND gate 72 connected to the N-type gate of the transmission gate 51.

제 2 신호 전달 제어수단(80)은 입력단들에 각각 기준전압, 데이터신호(/DATA) 및 출력 인에이블신호(OE)가 인가되고, 출력단이 제 2 전달수단(60)의 트랜스미션게이트(61)의 N형 게이트에 접속된 앤드 게이트(81)와, 일입력단이 낸드게이트(11)의 출력단에 접속되고, 타입력단이 인버터(12)의 출력단에 접속되며, 출력단이 제 2 전달수단(60)의 트랜스미션게이트(61)의 P형 게이트에 접속된 노아 게이트(82)로 구비된다.The second signal transmission control means 80 is applied with reference voltages, a data signal / DATA and an output enable signal OE to the input terminals, respectively, and an output terminal of the transmission gate 61 of the second transmission means 60. An AND gate 81 connected to an N-type gate of the gate, one input terminal is connected to an output terminal of the NAND gate 11, a type force terminal is connected to an output terminal of the inverter 12, and an output terminal is connected to the second transmission means 60. It is provided with the noah gate 82 connected to the P-type gate of the transmission gate 61 of.

상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 출력 버퍼의 동작을 설명하면 다음과 같다.Referring to the operation of the output buffer of the semiconductor memory device of the present invention having the above structure is as follows.

기준전압 발생수단(30)은 하이상태의 제어신호(CS)가 인가되면 로우상태의 기준전압을 출력하고, 로우상태의 제어신호(CS)가 인가되면 하이상태의 기준전압을 출력한다.The reference voltage generating means 30 outputs a low reference voltage when the high control signal CS is applied, and outputs a high reference voltage when the low control signal CS is applied.

우선, 기준전압 발생 수단(30)으로부터 로우상태의 기준전압이 발생된 경우에 대하여 설명한다. 로우상태의 출력 인에이블신호(OE)가 인가되면, 인버터(15)는 하이신호를 출력하고, 인버터(12)는 로우신호를 출력한다. 그리고, 노아게이트(71)는 로우신호를 트랜스미션게이트(51)의 P형 게이트로 하이신호를 출력하고, 낸드게이트(72)는 하이신호를 트랜스미션게이트(61)의 N형 게이트에 하이신호를 출력하여 제 1 전달수단(50)의 트랜스미션게이트(51)를 턴온시키며, 또한 낸드게이트(81)는 하이신호를 트랜스미션게이트(61)의 N형 게이트로 하이신호를 출력하고, 노아게이트(82)는 로우신호를 트랜스미션게이트(61)의 P형 게이트에 하이신호를 출력하여 트랜스미션게이트(61)를 턴온시킨다. 이어서, 제 1 전달수단(50)은 인버터(12)로부터 출력된 로우신호를 전달하여 풀다운 트랜지스터(17)를 턴오프시키고, 또한 제 2 전달수단(60)은 인버터(15)로부터 출력된 하이신호를 전달하여 풀업 트랜지스터(16)를 턴오프시킨다. 이에 따라, 출력버퍼는 감지증폭기(도시되지 않았음)로부터 전달된 데이터(/DATA)를 출력단을 통해 출력하지 못한다.First, a case where a low reference voltage is generated from the reference voltage generating means 30 will be described. When the output enable signal OE in the low state is applied, the inverter 15 outputs a high signal, and the inverter 12 outputs a low signal. The NOR gate 71 outputs a high signal to the P-type gate of the transmission gate 51 and the NAND gate 72 outputs a high signal to the N-type gate of the transmission gate 61. To turn on the transmission gate 51 of the first transmission means 50, and the NAND gate 81 outputs a high signal to the N-type gate of the transmission gate 61, and the NOA gate 82 The low signal is output to the P-type gate of the transmission gate 61 to turn on the transmission gate 61. Subsequently, the first transfer means 50 transfers the low signal output from the inverter 12 to turn off the pull-down transistor 17, and the second transfer means 60 transmits the high signal output from the inverter 15. To turn off the pull-up transistor 16. Accordingly, the output buffer does not output the data (/ DATA) transmitted from the sense amplifier (not shown) through the output terminal.

마찬가지로, 로우상태의 기준전압이 인가된 상태에서, 하이상태의 출력 인에이블신호(OE)가 인가되면, 데이터신호(/DATA)에 따라 인버터(12, 15)의 출력과 제 1 및 제 2 신호 전달 제어수단(70, 80)의 출력이 변화된다. 즉, 하이상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15)들은 로우신호를 출력한다. 그리고, 노아게이트(71)는 로우신호를 트랜스미션게이트(51)의 P형 게이트로 하이신호를 출력하고, 낸드게이트(72)는 하이신호를 트랜스미션게이트(61)의 N형 게이트에 하이신호를 출력하여 제 1 전달수단(50)의 트랜스미션게이트(51)를 턴온시키며, 또한 낸드게이트(81)는 하이신호를 트랜스미션게이트(61)의 N형 게이트로 하이신호를 출력하고, 노아게이트(82)는 로우신호를 트랜스미션게이트(61)의 P형 게이트에 하이신호를 출력하여 트랜스미션게이트(61)를 턴온시킨다. 이어서, 제 1 전달수단(50)은 인버터(12)로부터 출력된 로우신호를 전달하여 풀다운 트랜지스터(17)를 턴온시키고, 또한 제 2 전달수단(60)은 인버터(15)로부터 출력된 로우신호를 전달하여 풀업 트랜지스터(16)를 턴온시킨다. 이에 따라, 전원전압이 풀업 트랜지스터(16)를 통해 인가되므로, 출력 버퍼는 출력단(OUT)을 통해 하이신호를 출력한다.Similarly, when the output enable signal OE in the high state is applied while the reference voltage in the low state is applied, the outputs of the inverters 12 and 15 and the first and second signals in accordance with the data signal / DATA. The output of the transfer control means 70, 80 is changed. That is, when the data signal / DATA in the high state is applied, the inverters 12 and 15 output a low signal. The NOR gate 71 outputs a high signal to the P-type gate of the transmission gate 51 and the NAND gate 72 outputs a high signal to the N-type gate of the transmission gate 61. To turn on the transmission gate 51 of the first transmission means 50, and the NAND gate 81 outputs a high signal to the N-type gate of the transmission gate 61, and the NOA gate 82 The low signal is output to the P-type gate of the transmission gate 61 to turn on the transmission gate 61. Subsequently, the first transfer unit 50 transfers the low signal output from the inverter 12 to turn on the pull-down transistor 17, and the second transfer unit 60 transmits the low signal output from the inverter 15. Transfer to turn on pull-up transistor 16. Accordingly, since the power supply voltage is applied through the pull-up transistor 16, the output buffer outputs a high signal through the output terminal OUT.

한편, 로우상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15)들은 하이신호를 출력한다. 그리고, 상기에서 설명된 바와 마찬가지로, 제 2 전달수단(60)은 인버터(15)로부터 출력된 하이신호를 전달하여 풀업 트랜지스터(16)를 턴오프시키고, 또한 제 1 전달수단(50)은 하이신호를 전달하여 풀다운 트랜지스터(17)를 턴온시키므로써, 출력버퍼는 로우신호를 출력단(OUT)를 통해 출력한다.On the other hand, when the data signal / DATA in the low state is applied, the inverters 12 and 15 output high signals. And, as described above, the second transfer means 60 transfers the high signal output from the inverter 15 to turn off the pull-up transistor 16, and the first transfer means 50 is the high signal. By turning on the pull-down transistor 17, the output buffer outputs a low signal through the output terminal OUT.

다음, 기준전압 발생 수단(30)으로부터 로우상태의 기준전압이 발생된 경우에 대하여 설명한다.Next, a case where a low reference voltage is generated from the reference voltage generating means 30 will be described.

로우상태의 출력 인에이블신호(OE)가 인가되면, 인버터(15)는 하이신호를 출력하고, 인버터(12)는 로우신호를 출력한다. 이어, 상기에서와 같이, 제 1 전달수단(50)의 트랜스미션게이트(51)는 제 1 신호 전달 제어수단(70)으로부터 출력된 신호에 의해 턴온되어 인버터(12)로부터 출력된 로우신호를 풀다운 트랜지스터(17)의 게이트로 전달하여 풀다운 트랜지스터(17)를 턴오프시키고, 또한 제 2 전달수단(60)의 트랜스미션게이트(61)는 제 2 신호 전달 제어수단(80)으로부터 출력된 신호에 의해 턴온되어 인버터(15)로부터 출력된 하이신호를 전달하여 풀업 트랜지스터(16)를 턴오프시킨다. 이에 따라, 출력버퍼는 감지증폭기(도시되지 않았음)로부터 전달된 데이터(/DATA)를 출력단을 통해 출력하지 못한다.When the output enable signal OE in the low state is applied, the inverter 15 outputs a high signal, and the inverter 12 outputs a low signal. Subsequently, as described above, the transmission gate 51 of the first transfer means 50 is turned on by the signal output from the first signal transfer control means 70 to pull down the low signal output from the inverter 12. Transfer to the gate of 17 to turn off the pull-down transistor 17, and the transmission gate 61 of the second transfer means 60 is turned on by the signal output from the second signal transfer control means 80. The pull-up transistor 16 is turned off by transferring a high signal output from the inverter 15. Accordingly, the output buffer does not output the data (/ DATA) transmitted from the sense amplifier (not shown) through the output terminal.

마찬가지로, 하이상태의 기준전압이 인가된 상태에서, 하이상태의 출력 인에이블신호(OE)가 인가되고, 하이상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15)들은 로우신호를 출력하고, 제 2 신호 전달 제어수단(80)의 낸드게이트(81)는 로우신호를 출력력하여 트랜스미션게이트(61)의 N형 게이트를 턴오프시키고, 제 2 신호 전달 제어수단(80)의 노아게이트(82)는 로우신호를 출력하여 트랜스미션게이트(61)의 P형 게이트를 턴온시킨다. 이에 따라, 풀업 트랜지스터(16)는 트랜스미션게이트(61)의 최고치 문턱전압(Vtp) 레벨에 의해 턴온되어 하이신호를 출력단(OUT)을 통해 출력한다. 여기서, 풀업 트랜지스터(16)의 게이트에 인가되는 최고치 문턱전압 레벨은 정상시 접지 전압 레벨일 때 보다 최고치 전류가 줄어든다.Similarly, when the high state output enable signal OE is applied and the high state data signal / DATA is applied, the inverters 12 and 15 receive a low signal. The NAND gate 81 of the second signal transfer control means 80 turns off the N-type gate of the transmission gate 61 by outputting a low signal, and the noah of the second signal transfer control means 80. The gate 82 outputs a low signal to turn on the P-type gate of the transmission gate 61. Accordingly, the pull-up transistor 16 is turned on by the highest threshold voltage Vtp level of the transmission gate 61 to output a high signal through the output terminal OUT. Here, the maximum threshold voltage level applied to the gate of the pull-up transistor 16 decreases the maximum current than when the normal ground voltage level is normal.

물론, 상기에서 데이터신호(/DATA)가 하이상태이므로, 제 1 전달수단(50)을 통해 전달된 인버터(12)의 로우신호에 의해 풀다운 트랜지스터(17)는 턴오프된다.Of course, since the data signal / DATA is in the high state, the pull-down transistor 17 is turned off by the low signal of the inverter 12 transmitted through the first transfer means 50.

한편, 로우상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15)들은 하이신호를 출력하고, 제 1 신호 전달 제어수단(70)의 노아게이트(71)는 하이신호를 출력력하여 트랜스미션게이트(51)의 P형 게이트를 턴오프시키고, 제 1 신호 전달 제어수단(70)의 낸드게이트(72)는 하이신호를 출력하여 트랜스미션게이트(51)의 N형 게이트를 턴온시킨다. 이때, 풀다운 트랜지스터(17)의 게이트에는 인버터(12)로부터 출력된 하이신호 중에 트랜미션게이트(51)의 N형 게이트의 문턱전압 만큼 감소된 신호가 인가되므로, 트랜스미션게이트(51)의 N형 게이트 및 P형 게이트를 모두 통해 인버터(12)의 하이신호가 인가될 때 보다 최고치 전류가 감소된다.On the other hand, when the data signal / DATA in the low state is applied, the inverters 12 and 15 output a high signal, and the noar gate 71 of the first signal transfer control means 70 outputs a high signal. The P-type gate of the transmission gate 51 is turned off, and the NAND gate 72 of the first signal transfer control unit 70 outputs a high signal to turn on the N-type gate of the transmission gate 51. At this time, since a signal reduced by the threshold voltage of the N-type gate of the transmission gate 51 is applied to the gate of the pull-down transistor 17, the N-type gate of the transmission gate 51 is applied. And the peak current is reduced when the high signal of the inverter 12 is applied through both the P-type gate.

물론, 상기에서 데이터신호(/DATA)가 로우상태이므로, 제 2 전달수단(60)을 통해 전달된 인버터(15)의 하이신호에 의해 풀업 트랜지스터(16)는 턴오프된다.Of course, since the data signal / DATA is in the low state, the pull-up transistor 16 is turned off by the high signal of the inverter 15 transmitted through the second transfer means 60.

따라서, 본 발명은 출력 버퍼의 잡음의 주원이 되는 최고치 전류를 감소시키므로써, 잡음을 감소시킬 수 있다.Therefore, the present invention can reduce noise by reducing the peak current that is the main source of noise in the output buffer.

도 3을 참조하여 종래의 출력 버퍼의 전압 변화에 대한 특성과 본 발명의 출력 버퍼의 전압 변화에 대한 특성을 비교하여 설명한다.Referring to Figure 3 will be described by comparing the characteristics of the voltage change of the conventional output buffer and the voltage change of the output buffer of the present invention.

도 3을 참조하면, (a1)은 종래의 풀업 트랜지스터(16)의 게이트에 인가되는 전압이고, (b1)은 종래의 풀다운 트랜지스터(17)에 인가되는 전압이며, (c1)은 본 발명의 트랜스미션게이트(61)를 통해 풀업 트랜지스터(16)의 게이트에 전달되는 전압이고, (d1)은 본 발명의 트랜스미션게이트(51)를 통해 풀다운 트랜지스터(17)의 게이트에 전달되는 전압이다.Referring to FIG. 3, (a1) is a voltage applied to the gate of the conventional pull-up transistor 16, (b1) is a voltage applied to the conventional pull-down transistor 17, and (c1) is a transmission of the present invention. The voltage transferred to the gate of the pull-up transistor 16 through the gate 61, and (d1) is the voltage transferred to the gate of the pull-down transistor 17 through the transmission gate 51 of the present invention.

그리고, H1 및 H2구간에서 보여지듯이, 트랜스미션게이트(51, 61)를 통해 풀업 트랜지스터 및 풀다운 트랜지스터(16, 17)에 인가되는 전압이 종래 보다 소정의 문턱전압 만큼 증감되었음을 알 수 있다.As shown in the sections H1 and H2, it can be seen that the voltages applied to the pull-up transistors and the pull-down transistors 16 and 17 through the transmission gates 51 and 61 are increased or decreased by a predetermined threshold voltage.

도 4를 참조하여 종래의 출력 버퍼의 전류 변화에 대한 특성과 본 발명의 출력 버퍼의 전류 변화에 대한 특성을 비교하여 설명한다.Referring to Figure 4 will be described by comparing the characteristics of the current change of the conventional output buffer and the characteristics of the current change of the output buffer of the present invention.

도 4을 참조하면, (a2)는 종래의 풀업 트랜지스터(16)을 통해 흐르는 전류 특성이고, (b2)는 종래의 풀다운 트랜지스터(17)를 통해 흐르는 전류 특성이며, (c2)는 본 발명의 풀업 트랜지스터(16)를 통해 흐르는 전류 특성이고, (d2)는 본 발명의 트랜스미션게이트(51)를 통해 흐르는 전류 특성이다.Referring to FIG. 4, (a2) is a current characteristic flowing through the conventional pull-up transistor 16, (b2) is a current characteristic flowing through the conventional pull-down transistor 17, and (c2) is a pull-up of the present invention. The current characteristic flowing through the transistor 16 is (d2) is the current characteristic flowing through the transmission gate 51 of the present invention.

여기서, 보여지듯이 종래의 경우보다 본 발명의 최고치 전류가 감소되었음을 알 수 있다.Here, it can be seen that the peak current of the present invention is reduced compared to the conventional case.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 출력 버퍼는, 트랜스미션게이트를 이용하여 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트에 인가되는 문턱전압의 크기를 감소시키므로써, 잡음의 원인이 되는 최고치 전류를 감소 시킬 수 있는 효과를 갖는다.As described above, the output buffer of the semiconductor memory device of the present invention reduces the magnitude of the threshold voltage applied to the gate of the pull-up transistor and the pull-down transistor by using the transmission gate, thereby reducing the peak current that causes noise. Has the effect.

Claims (9)

출력 인에이블신호와 데이터신호가 인가되는 제 1 논리수단과, 상기 제 1 논리수단을 통해 전달된 상기 출력 인에이블신호와 상기 제 1 반전수단을 통해 전달된 데이터신호가 인가되는 제 2 논리수단과, 상기 제 2 논리수단의 출력신호를 반전시키기 위한 제 4 반전수단과, 전원전압과 접지 사이에 직렬 연결되며, 게이트가 각각 상기 제 3 및 제 4 반전수단의 출력단에 접속된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서,First logic means to which an output enable signal and a data signal are applied, second logic means to which the output enable signal and the data signal transmitted through the first inverting means are applied; And a fourth inverting means for inverting the output signal of the second logic means, a pull-up transistor and a pull-down transistor connected in series between a power supply voltage and ground, and whose gates are connected to output ends of the third and fourth inverting means, respectively. In the output buffer of a semiconductor memory device having: 제어신호에 의해 기준전압을 발생하기 위한 기준전압 발생 수단;Reference voltage generating means for generating a reference voltage by a control signal; 상기 제 3 반전수단을 통해 전달된 상기 제 1 논리수단의 출력신호를 상기 풀다운 트랜지스터의 게이트로 전달하기 위한 제 1 전달수단;First transfer means for transferring an output signal of the first logic means transferred through the third inverting means to a gate of the pull-down transistor; 상기 제 4 반전수단을 통해 전달된 상기 제 2 논리수단의 출력신호를 상기 풀업 트랜지스터의 게이트로 전달하기 위한 제 2 전달수단; 및Second transfer means for transferring an output signal of the second logic means transferred through the fourth inverting means to a gate of the pull-up transistor; And 상기 기준전압, 출력 인에이블신호 및 데이터신호에 응답하여, 상기 제 1 및 제 2 전달수단을 통해 상기 풀다운 트랜지스터 및 풀업 트랜지스터의 게이트로 각각 전달되는 신호의 크기를 제어하기 위한 제 1 및 제 2 신호 전달 제어수단First and second signals for controlling the magnitudes of the signals transmitted to the gates of the pull-down transistors and the pull-up transistors through the first and second transfer means in response to the reference voltage, the output enable signal and the data signal; Transmission control means 을 구비한 반도체 메모리 소자의 출력 버퍼.An output buffer of a semiconductor memory device having a. 제 1 항에 있어서, 상기 기준전압 발생 수단은The method of claim 1, wherein the reference voltage generating means 전원전압과 접지 사이에 순차적으로 직렬 연결된, 게이트에 상기 제어신호가 인가되는 PMOS 트랜지스터, 제 1 및 제 2 다이오드용 PMOS 트랜지스터, 출력단 및 저항A PMOS transistor, a PMOS transistor for first and second diodes, an output terminal, and a resistor to which a control signal is applied to a gate, which is sequentially connected between a power supply voltage and a ground; 을 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a. 제 1 항에 있어서, 상기 버퍼부는The method of claim 1, wherein the buffer unit 상기 기준전압 발생 수단의 출력단과 상기 제 1 및 제 2 신호 전달 제어수단의 입력단 사이에 각각 직렬 연결된, 다수의 인버터A plurality of inverters connected in series between output terminals of the reference voltage generating means and input terminals of the first and second signal transmission control means, respectively 를 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a. 제 1 항에 있어서, 상기 제 1 전달수단은The method of claim 1 wherein the first delivery means P형 게이트가 상기 제 1 신호 전달 제어수단의 일출력단에 접속되고, N형 게이트가 상기 제 1 신호 전달 제어수단의 타출력단에 접속되며, 상기 제 3 반전수단의 출력단과 상기 풀다운 트랜지스터의 게이트 사이에 접속된 트랜스미션게이트A P-type gate is connected to one output terminal of the first signal transmission control means, an N-type gate is connected to the other output terminal of the first signal transmission control means, and between the output terminal of the third inverting means and the gate of the pull-down transistor. Transmission gate connected to 를 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a. 제 1 항에 있어서, 상기 제 2 전달수단은The method of claim 1, wherein the second delivery means P형 게이트가 상기 제 2 신호 전달 제어수단의 일출력단에 접속되고, N형 게이트가 상기 제 2 신호 전달 제어수단의 타출력단에 접속되며, 상기 제 4 반전수단의 출력단과 상기 풀업 트랜지스터의 게이트 사이에 접속된 트랜스미션게이트A P-type gate is connected to one output terminal of the second signal transmission control means, an N-type gate is connected to the other output terminal of the second signal transmission control means, and between the output terminal of the fourth inverting means and the gate of the pull-up transistor. Transmission gate connected to 를 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a. 제 1 항에 있어서, 상기 제 1 신호 전달 제어수단은The method of claim 1, wherein the first signal transmission control means 입력단들에 각각 상기 기준전압, 데이터신호 및 출력 인에이블신호가 인가되고, 출력단이 상기 제 1 전달수단에 접속된 노아 게이트; 및A NOA gate to which the reference voltage, the data signal and the output enable signal are respectively applied to input terminals, and the output terminal is connected to the first transfer means; And 일입력단이 상기 제 2 논리수단의 출력단에 접속되고, 타입력단이 상기 제 4 반전수단의 출력단에 접속되며, 출력단이 상기 제 1 전달수단에 접속된 낸드 게이트A NAND gate having one input end connected to an output end of the second logic means, a type force end connected to an output end of the fourth inverting means, and an output end connected to the first transfer means. 를 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a. 제 1 항에 있어서, 상기 제 2 신호 전달 제어수단은The method of claim 1, wherein the second signal transmission control means 입력단들에 각각 상기 기준전압, 데이터신호 및 출력 인에이블신호가 인가되고, 출력단이 상기 제 2 전달수단에 접속된 앤드 게이트; 및An AND gate to which the reference voltage, the data signal, and the output enable signal are respectively applied to input terminals, and the output terminal is connected to the second transfer means; And 일입력단이 상기 제 1 논리수단의 출력단에 접속되고, 타입력단이 상기 제 3 반전수단의 출력단에 접속되며, 출력단이 상기 제 2 전달수단에 접속된 노아 게이트A noah gate having one input end connected to an output end of the first logic means, a type force end connected to an output end of the third inverting means, and an output end connected to the second transfer means. 를 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 기준전압으로부터 출력된 상기 기준전압을 버퍼링시키기 위한 버퍼수단Buffer means for buffering the reference voltage output from the reference voltage 을 구비하는 반도체 메모리 소자의 출력 버퍼.An output buffer of the semiconductor memory device having a. 제 8 항에 있어서, 상기 버퍼수단은The method of claim 8, wherein the buffer means 직렬 연결된 다수의 인버터Multiple inverters connected in series 를 포함하는 반도체 메모리 소자의 출력 버퍼.Output buffer of the semiconductor memory device comprising a.
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