KR100186298B1 - Address transition detecting circuit of memory device - Google Patents
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Abstract
본 발명은 어드레스 신호의 천이수에 관계없이 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭보다 작으면 기준 신호(Ts)와 같은 어드레스 천이 검출신호(ATDs)를 출력하고, 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭보다 크면 그 어드레스 천이신호(ATs)를 그대로 출력하도록 한 메모리장치의 어드레스 천이 검출회로(ATD)에 관한 것으로, 다수 개의 노아회로와; 상기 다수 개의 노아회로에서 출력하는 신호를 논리연산하는 제1 낸드회로와; 상기 제1 낸드회로의 출력신호를 반전시키는 제1 인버터와; 상기 제1 인버터가 출력하는 신호의 상승지점과 하강지점을 모두 소정의 기준시간(T) 만큼 지연시키는 제1 지연회로와; 상기 제1 지연회로의 출력신호를 반전시키는 제2 인버터와; 상기 제1 인버터에서 출력하는 신호의 상승시점을 상기 소정의 기준시간(T) 만큼 지연시키는 제2 지연회로와; 상기 제2 인버터와 제2 지연회로의 출력신호를 논리연산하는 제 N+1 노아회로와; 상기 제 N+1 노아회로의 출력신호를 반전시키는 제3 인버터와; 상기 제1 인버터와 제3 인버터의 출력신호를 논리연산하는 제2 낸드회로로 구성된다.The present invention outputs an address transition detection signal ATDs such as a reference signal Ts if the pulse width of the address transition signal ATs is smaller than the pulse width of the reference signal Ts, regardless of the number of transitions of the address signal. When the pulse width of the address transition signal ATs is larger than the pulse width of the reference signal Ts, the address transition detection circuit ATD of the memory device outputs the address transition signal ATs as it is. Wow; A first NAND circuit for performing a logic operation on the signals output from the plurality of NOR circuits; A first inverter for inverting the output signal of the first NAND circuit; A first delay circuit for delaying both the rising point and the falling point of the signal output by the first inverter by a predetermined reference time T; A second inverter for inverting the output signal of the first delay circuit; A second delay circuit for delaying a rising point of the signal output from the first inverter by the predetermined reference time T; An N + 1 NOR circuit for logically calculating the output signals of the second inverter and the second delay circuit; A third inverter for inverting the output signal of the N + 1 NOR circuit; And a second NAND circuit for logically calculating the output signals of the first and third inverters.
Description
제1도는 종래 메모리장치의 어드레스 천이 검출회로도.1 is an address transition detection circuit diagram of a conventional memory device.
제2도는 본 발명에 따른 메모리장치의 어드레스 천이 검출회로도.2 is an address transition detection circuit diagram of a memory device according to the present invention.
제3도의 (a)와 (b)는 상기 제2도의 메모리장치의 어드레스 천이 검출회로에 입·출력하는 신호의 파형도로서,3A and 3B are waveform diagrams of signals input and output to the address transition detection circuit of the memory device of FIG.
(a)도는 입력신호의 펄스폭이 기준 신호의 펄스폭보다 작은 경우.(a) shows the pulse width of the input signal is smaller than the pulse width of the reference signal.
(b)도는 입력신호의 펄스폭이 기준 신호의 펄스폭보다 큰 경우.(b) is the case where the pulse width of the input signal is larger than the pulse width of the reference signal.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 12, 10+N, 70 : 노아회로(NOR) 20, 90 : 낸드회로(NAND)11, 12, 10 + N, 70: NOR circuit 20, 90: NAND circuit
30, 60, 80 : 인버터 40 : 제1 지연회로30, 60, 80: inverter 40: first delay circuit
50 : 제2 지연회로 T : 지연시간50: second delay circuit T: delay time
본 발명은 메모리장치의 어드레스 천이 검출회로(Address Transition Ditector; 이하 'ATD'라 한다)에 관한 것으로, 특히 어드레스 신호의 천이 수에 관계없이 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭보다 작으면 기준 신호(Ts)와 같은 어드레스 천이 검출신호(ATDs)를 출력하고, 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭보다 크면 그 어드레스 천이신호(ATs)를 그대로 출력하도록 한 메모리장치의 어드레스 천이 검출회로(ATD)에 관한 것이다.The present invention relates to an address transition detection circuit (hereinafter referred to as 'ATD') of a memory device. In particular, the pulse width of the address transition signal ATs is a reference signal Ts regardless of the number of transitions of the address signal. Is smaller than the pulse width, the address transition detection signal ATDs equal to the reference signal Ts is outputted. If the pulse width of the address transition signal ATs is larger than the pulse width of the reference signal Ts, the address transition signal ATs is outputted. Is an address transition detection circuit ADT of a memory device.
종래 기술에 따른 일반적인 어드레스 천이 검출회로(ATD)는 제1도에 도시된 바와 같이, N개의 노아회로(NOR; 11-10+N)와, 상기 N개의 노아회로(11-10+N)에서 출력하는 신호를 입력받아 처리하는 낸드회로(NAND;20)로 구성되었다.A general address transition detection circuit (ATD) according to the prior art has N NOR circuits (NOR) 11-10 + N and N NOR circuits 11-10 + N, as shown in FIG. The NAND circuit 20 is configured to receive and process an output signal.
상기와 같이 구성된 어드레스 천이 검출회로는 상기 N개의 노아회로(11-10+N)가 각각 그 노아회로에 입력되는 어드레스 천이신호(AT1s-AT2NS)를 논리연산(논리합의 부정 동작)하여 출력하면, 낸드회로(20)가 그 N 개의 노아회로(11-10+N)에서 출력되는 신호를 논리연산(논리곱의 부정 동작)함으로써, 어드레스 천이 검출신호(ATDs; OUT1)를 만들었다.The address transition detection circuit configured as described above outputs the N transition circuits (11-10 + N) by logical operation (non-operation of logical sum) of the address transition signals (AT 1s -AT 2NS ) input to the NOR circuits, respectively. Then, the NAND circuit 20 generates the address transition detection signals ATDs OUT 1 by performing a logical operation (a negative operation of a logical product) on the signals output from the N NOR circuits 11-10 + N.
따라서, 종래 기술에 따른 어드레스 천이 검출회로는 그 출력신호가 입력신호의 갯수(어드레스 신호의 천이수)와 밀접한 관계를 갖게 되었다. 즉, 어드레스 신호의 천이수가 적을 때는 펄스폭이 작고, 많을 때는 펄스폭이 큰 신호가 출력되었다.Therefore, in the address transition detection circuit according to the prior art, the output signal has a close relationship with the number of input signals (number of transitions of address signals). In other words, when the number of transitions of the address signal is small, the pulse width is small, and when it is large, the signal having the large pulse width is output.
결국, 종래 어드레스 천이 검출회로(ATD)는 그 출력신호(ATDs)가 일정한 펄스폭을 갖지 못하고 크거나 작은 펄스폭으로 변화되기 때문에, 펄스폭이 작으면 데이터 입·출력 라인(I/O Line) 등의 이퀄라이저(Equalizer)가 제대로 되지않아서 하이(Vcc)에서 문제를 유발시키며, 펄스폭이 크면 속도(Speed)가 느려지는 문제점이 있었다.As a result, the conventional address transition detection circuit ADT does not have a constant pulse width and changes to a large or small pulse width. Therefore, when the pulse width is small, the data input / output line (I / O Line) is used. The equalizer (Equalizer) is not properly caused to cause a problem at high (Vcc), there was a problem that the speed is slowed if the pulse width is large.
이에 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 어드레스 신호의 천이수에 관계없이 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭(T)보다 작으면 기준 신호(Ts)와 같은 어드레스 천이 검출신호(ATDs)를 출력하고, 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭(T)보다 크면 그 어드레스 천이신호(ATs)를 그대로 출력하도록 한 메모리장치의 어드레스 천이 검출회로(ATD)를 제공하고자 함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems. When the pulse width of the address transition signal ATs is smaller than the pulse width T of the reference signal Ts, regardless of the number of transitions of the address signal, When the address transition detection signal ATDs, such as the reference signal Ts, are output, and the pulse width of the address transition signal ATs is larger than the pulse width T of the reference signal Ts, the address transition signal ATs is left as it is. It is an object of the present invention to provide an address transition detection circuit (ATD) of a memory device for outputting.
상기와 같은 목적을 달성하기 위한 본 발명은 제2도에 도시된 바와 같이, 다수 개의 노아회로(NOR; 11-10+N)와; 상기 다수 개의 노아회로(11-10+N)에서 출력하는 각각의 신호를 입력받아 논리연산하는 제1 낸드회로(NAND;20)와; 상기 제1 낸드회로(20)에서 출력하는 신호(N1S)를 반전시키는 제1 인버터(INV;30)와; 상기 제1 인버터(30)의 출력신호(N2S)를 소정의 시간(T) 만큼 지연시키는 제1 지연회로(40)와; 상기 제1 지연회로(40)의 출력신호(N3S)를 반전시키는 제2 인버터(60)와; 상기 제1 지연회로(40)의 입력단자(N2)와 공통접속한 것으로, 상기 제1 인버터(30)의 출력신호(N2S)를 상기 소정의 시간(T) 만큼 지연시키는 제2 지연회로(50)와; 상기 제2 인버터(60)와 제2지연회로(50)에서 출력하는 신호(N4S, N5S)를 인가받아 논리연산하는 제 N+1 노아회로(70)와; 상기 제 N+1 노아회로(70)의 출력신호(N6S)를 반전시키는 제3 인버터(80)와; 상기 제1 인버터(30)와 제3 인버터(80)에서 출력하는 신호(N2S, N7S)를 인가받아 논리연산하여 출력하는 제2 낸드회로(90)로 구성되는 것을 특징으로 한다.As shown in FIG. 2, the present invention provides a plurality of NOR circuits (NOR; 11-10 + N); A first NAND circuit (NAND) 20 for receiving a logic operation of each signal output from the plurality of NOR circuits 11-10 + N; A first inverter (INV) 30 for inverting the signal N 1S output from the first NAND circuit 20; A first delay circuit (40) for delaying the output signal (N 2S ) of the first inverter (30) by a predetermined time (T); A second inverter (60) for inverting the output signal (N 3S ) of the first delay circuit (40); A second delay circuit connected in common with the input terminal N 2 of the first delay circuit 40 to delay the output signal N 2S of the first inverter 30 by the predetermined time T. 50; An N + 1 NOR circuit 70 configured to logically receive signals N 4S and N 5S output from the second inverter 60 and the second delay circuit 50; A third inverter 80 for inverting the output signal N 6S of the N + 1 NOR circuit 70; The first inverter 30 and the third inverter 80 is characterized in that it is composed of a second NAND circuit 90 receives the logic (N 2S , N 7S ) output from the logic operation to output.
상기 제1 지연회로(40)는 입력된 신호(N2S)의 상승지점과 하강지점을 모두 소정의 기준 시간(T) 만큼 지연시켜 출력하도록 구성되고, 제2 지연회로(50)는 입력된 신호(N2S)의 상승지점만을 소정의 기준 시간(T) 만큼 지연시켜 출력하도록 구성되는 것을 특징으로 한다.The first delay circuit 40 is configured to delay and output both the rising point and the falling point of the input signal N 2S by a predetermined reference time T, and the second delay circuit 50 outputs the input signal. It is characterized in that it is configured to delay and output only the rising point of (N 2S ) by a predetermined reference time (T).
이하, 상기와 같이 구성된 메모리장치의 어드레스 천이 검출회로의 동작에 대해서 첨부된 제3도의 파형도를 참조하여 설명한다.Hereinafter, the operation of the address transition detection circuit of the memory device configured as described above will be described with reference to the waveform diagram of FIG.
제3도는 소정의 폭 만큼 하이(High)인 펄스신호가 제2도에 도시된 어드레스 천이 검출회로의 제1입력단자에 인가된 후, 그 신호가 처리되는 과정을 도시한 파형도로서, (a)도는 상기 입력신호의 펄스폭이 소정의 기준 펄스폭보다 작은 경우이고 (b)도는 입력신호의 펄스폭이 기준 펄스폭보다 큰 경우이다. 이때, 상기 제1 노아회로의 제1 입력단자를 제외한 모든 입력단자에는 로우신호(Low)가 인가된다고 가정한다.FIG. 3 is a waveform diagram illustrating a process of processing a signal after a pulse signal, which is high by a predetermined width, is applied to the first input terminal of the address transition detection circuit shown in FIG. Is a case where the pulse width of the input signal is smaller than a predetermined reference pulse width, and (b) is a case where the pulse width of the input signal is larger than the reference pulse width. In this case, it is assumed that a low signal Low is applied to all input terminals except the first input terminal of the first NOR circuit.
먼저, 제1 입력단자(AT1)에 입력되는 신호(AT1S)의 펄스폭이 소정의 기준 신호(Ts)의 펄스폭(T)보다 작은 경우를 도시한 (a)도의 파형도를 설명하면 다음과 같다.First, the waveform diagram of (a) illustrating the case where the pulse width of the signal AT 1S input to the first input terminal AT 1 is smaller than the pulse width T of the predetermined reference signal Ts will be described. As follows.
기준 신호(Ts)의 펄스폭(T)보다 작은 펄스폭을 갖는 어드레스 천이신호(AT1S)가 제1 입력단자(AT1)로 입력되면, 제1 노아회로(11)가 그 신호(AT1S)와 제2 입력단자(AT2)로 입력되는 로우신호(Low)를 논리연산하여 제1 낸드회로(20)로 출력하고, 이어서 그 제1 낸드회로(20)가 상기 제1 노아회로(11)의 출력신호와 그 제1 노아회로(11)를 제외한 다른 모든 노아회로(12-10+N)로부터 출력되는 신호를 논리연산하여 출력한다.When the address transition signal AT 1S having a pulse width smaller than the pulse width T of the reference signal Ts is input to the first input terminal AT 1 , the first NOR circuit 11 transmits the signal AT 1S. ) And the low signal Low inputted to the second input terminal AT 2 are output to the first NAND circuit 20, and then the first NAND circuit 20 receives the first NOR circuit 11. ) And an output signal from all other NOR circuits 12-10 + N except for the first NOR circuit 11 and a logic operation.
이때, 상기와 같이 다수 개의 노아회로(11-10+N)와 제1 낸드회로(20)를 통해 출력되는 신호(N1S)는, 종래 어드레스 천이 검출회로(ATD)가 최종적으로 출력하는 어드레스 천이 검출신호(ATDs)와 같다. 이는 상기 다수개의 노아회로(11-10+N)와 제1 낸드회로(20)로 구성된 부분은 종래 어드레스 천이 검출회로(ATD)와 동일하기 때문이다. 따라서, 상기 제1 낸드회로(20)를 통해 제1노드(N1)로 출력되는 신호(N1S)는 제1 입력단자(AT1)로 입력된 신호(AT1S)와 같다.At this time, as described above, the signal N 1S output through the plurality of NOR circuits 11-10 + N and the first NAND circuit 20 is an address transition finally output by the conventional address transition detection circuit ADT. Same as the detection signals ATDs. This is because the portion composed of the plurality of NOR circuits 11-10 + N and the first NAND circuit 20 is the same as the conventional address transition detection circuit ATD. Therefore, the signal N 1S output to the first node N 1 through the first NAND circuit 20 is the same as the signal AT 1S input to the first input terminal AT 1 .
한편, 일반적인 경우로써 상기 제1 입력단자(AT1) 뿐만 아니라 다른 모든 입력단자(AT2-AT2N)를 통해서도 소정의 어드레스 천이신호(AT2S-AT2NS)가 입력되면, 상기 제1 노드(N1)에서 검출되는 신호(N1S)는 상기 입력신호(AT1S-AT2NS)의 수에 따라 그 펄스폭이 달라진다. 즉, 종래와 같이 입력신호(어드레스 천이신호)의 갯수가 적을 때는 펄스폭이 작고, 많을 때는 펄스폭이 큰 신호가 된다.Meanwhile, as a general case, when a predetermined address transition signal AT 2S -AT 2NS is input not only through the first input terminal AT 1 , but also through all other input terminals AT 2 -AT 2N , the first node ( The pulse width of the signal N 1S detected at N 1 ) varies depending on the number of the input signals AT 1S -AT 2NS . That is, as in the prior art, when the number of input signals (address transition signals) is small, the pulse width is small, and when the number is large, the pulse width is large.
이후, 상기 제1 낸드회로(20)에서 출력된 신호(N1S)는 제1 인버터(30)를 통해 반전된 후, 제1 지연회로(40)와 제2 지연회로(50) 및 제2 낸드회로(90)로 인가된다.Thereafter, the signal N 1S output from the first NAND circuit 20 is inverted through the first inverter 30, and then the first delay circuit 40, the second delay circuit 50, and the second NAND are inverted. Is applied to the circuit 90.
이에 따라, 제1 지연회로(40)는 상기 제1 인버터(30)에서 출력되는 신호(N1S)의 상승시점과 하강시점을 각각 기준 시간(T) 만큼 지연시킨 후 제2 인버터(60)를 통해 제 N+1 노아회로(70)로 출력하고, 제2 지연회로(50)는 상기 제1 인버터(30)에서 출력되는 신호(N2S)의 상승지점을 기준 시간(T) 만큼 지연시킨 후 제 N+1 노아회로(70)로 출력한다.Accordingly, the first delay circuit 40 delays the rising time and the falling time of the signal N 1S output from the first inverter 30 by a reference time T, respectively, and then operates the second inverter 60. After outputting to the N + 1 NOR circuit 70, the second delay circuit 50 delays the rising point of the signal (N 2S ) output from the first inverter 30 by a reference time (T) It outputs to the N + 1th NOR circuit 70.
이어서, 제 N+1 노아회로(70)가 상기 제2 인버터(60)의 출력신호(N4S)와 제2 지연회로(50)의 출력신호(N5S)를 논리연산(논리곱의 부정 동작)하여 출력하면, 제3 인버터(80)가 그 신호(N6S)를 반전시킨 후, 상기 제1 인버터(30)의 출력신호(N2S)를 인가받는 제2 낸드회로(90)로 인가한다.Subsequently, the N + 1 NOR circuit 70 performs a logical operation (non-operation of logical products) on the output signal N 4S of the second inverter 60 and the output signal N 5S of the second delay circuit 50. ), The third inverter 80 inverts the signal N 6S and then applies the output signal N 2S of the first inverter 30 to the second NAND circuit 90 to which the third inverter 80 is applied. .
따라서, 제1 인버터(30)와 제3 인버터(80)의 출력신호(N2S, N7S)를 인가받는 상기 제2 낸드회로(90)가 그 신호(N2S, N7S)들을 논리연산(논리합의 부정 동작)하여 출력한다. 결국, 상기 출력신호(어드레스 천이 검출신호; ATDs)는 상기 제3 인버터(80)에서 출력되는 신호(N7S)와 같은 펄스폭(T)을 갖는 신호(OUT2S)가 된다.Accordingly, the second NAND circuit 90, which receives the output signals N 2S and N 7S of the first inverter 30 and the third inverter 80, performs a logical operation on the signals N 2S and N 7S . And the negative sum of the logical sum). As a result, the output signal (address transition detection signal ATDs) becomes a signal OUT 2S having the same pulse width T as the signal N 7S output from the third inverter 80.
그리고, 제1 입력단자에 입력되는 신호의 펄스폭이 기준 신호의 펄스폭보다 큰 경우를 도시한 (b)도의 파형도를 설명하면 다음과 같다.The waveform diagram of (b) in the case where the pulse width of the signal input to the first input terminal is larger than the pulse width of the reference signal is explained as follows.
기준 신호의 펄스폭(T)보다 큰 펄스폭을 갖는 어드레스 천이신호(AT1S)가 제1 입력단자(AT1)로 입력된 후, 제1 노아회로(11)와 제1 낸드회로(20)가 그 신호(AT1S)를 다른 입력신호(AT2S-AT2NS)들과 논리연산하여 출력하는 과정은 상기 제3(b)도에서 설명한 바와 같다. 즉, 제1 노아회로(11)가 상기 입력신호(AT1S)와 제2 입력단자(AT2)로 입력되는 로우신호를 논리연산하여 제1 낸드회로(20)로 출력하고, 이어서 그 제1 낸드회로(20)가 상기 제1 노아회로(11)로부터 입력되는 신호와 그 제1 노아회로(11)를 제외한 다른 모든 노아회로(12-10+N)로부터 출력되는 신호를 논리연산하여 출력한다.After the address transition signal AT 1S having a pulse width larger than the pulse width T of the reference signal is input to the first input terminal AT 1 , the first NOR circuit 11 and the first NAND circuit 20 are applied. The process of logically outputting the signal AT 1S with the other input signals AT 2S -AT 2NS is as described with reference to FIG. 3 (b). That is, the first NOR circuit 11 performs a logic operation on the low signal input to the input signal AT 1S and the second input terminal AT 2 , and outputs the low signal to the first NAND circuit 20, and then the first NAND circuit 20. The NAND circuit 20 logically outputs a signal input from the first NOR circuit 11 and signals output from all other NOR circuits 12-10 + N except for the first NOR circuit 11. .
따라서, 상기 제1 낸드회로(20)를 통해 제1노드(N1)로 출력되는 신호(N1S)는 제1 입력단자(AT1)로 입력된 신호(AT1S)와 같다.Therefore, the signal N 1S output to the first node N 1 through the first NAND circuit 20 is the same as the signal AT 1S input to the first input terminal AT 1 .
이후, 상기 제1 낸드회로(20)에서 출력된 신호(N1)는 제1 인버터(30)를 통해 반전된 후, 제1 지연회로(40)와 제2 지연회로(50) 및 제2 낸드회로(90)로 인가된다.Thereafter, the signal N 1 output from the first NAND circuit 20 is inverted through the first inverter 30, and then the first delay circuit 40, the second delay circuit 50, and the second NAND are inverted. Is applied to the circuit 90.
이에 따라, 제1 지연회로(40)는 상기 제1 인버터(30)에서 출력되는 신호(N2S)의 상승시점과 하강시점을 각각 기준 시간(T) 만큼씩 지연시킨 후 제2 인버터(60)를 통해 제 N+1 노아회로(70)로 출력하고, 제2 지연회로(50)는 상기 제1 인버터(30)에서 출력되는 신호(N2S)의 상승시점을 기준 시간(T) 만큼 지연시킨 후 제 N+1 노아회로(70)로 출력한다.Accordingly, the first delay circuit 40 delays the rising time and the falling time of the signal N 2S output from the first inverter 30 by the reference time T, respectively, and then the second inverter 60. Through the N + 1 NOR circuit 70, and the second delay circuit 50 delays the rising time of the signal N 2S output from the first inverter 30 by a reference time (T). After that, it outputs to the N + 1 NOR circuit 70.
이어서, 제 N+1 노아회로(70)가 상기 제2 인버터(60)의 출력신호(N4S)와 상기 제2 지연회로(50)의 출력신호(N5S)를 논리연산(논리곱의 부정 동작)하여 출력하면, 제3 인버터(80)가 그 신호(N6S)를 반전시킨 후, 상기 제1 인버터(30)의 출력신호(N2S)를 인가받는 제2 낸드회로(90)로 인가한다.Subsequently, the N + 1 NOR circuit 70 performs a logical operation (negative logic) on the output signal N 4S of the second inverter 60 and the output signal N 5S of the second delay circuit 50. Operation), the third inverter 80 inverts the signal N 6S and then applies the output signal N 2S of the first inverter 30 to the second NAND circuit 90 to which the third inverter 80 is applied. do.
따라서, 제1 인버터(30)에서 출력되는 펄스폭이 큰 신호(N2S)와 제3 인버터(80)에서 출력되는 펄스폭이 작은 신호(N7S)를 인가받는 상기 제2 낸드회로(90)가 그 신호들(N2S, N7S)을 논리연산(논리합의 부정 동작)하여 출력한다. 결국, 상기 출력신호(어드레스 천이 검출신호; ATDs 또는 OUT2S)는 상기 제1 인버터(30)에서 출력되는 신호(N2S)와 같은 펄스폭을 갖는 신호가 된다.Accordingly, the second NAND circuit 90 receiving the signal N 2S having the large pulse width output from the first inverter 30 and the signal N 7S having the small pulse width output from the third inverter 80 is applied. Outputs the signals N 2S and N 7S by performing a logical operation (a negative operation of a logical sum). As a result, the output signal (address transition detection signal ATDs or OUT 2S ) becomes a signal having the same pulse width as the signal N 2S output from the first inverter 30.
상술한 바와 같이 본 발명에 따른 어드레스 천이 검출회로는 어드레스 신호의 천이수에 관계없이 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭(T)보다 작으면 기준 신호(Ts)와 같은 어드레스 천이 검출신호(ATDs)를 출력하고, 어드레스 천이신호(ATs)의 펄스폭이 기준 신호(Ts)의 펄스폭(T)보다 크면 그 어드레스 천이신호(ATs)를 그대로 출력한다.As described above, the address transition detection circuit according to the present invention, if the pulse width of the address transition signal ATs is smaller than the pulse width T of the reference signal Ts, regardless of the number of transitions of the address signal, the reference signal Ts. The address transition detection signal ATDs are output as shown in the figure. If the pulse width of the address transition signal ATs is larger than the pulse width T of the reference signal Ts, the address transition signal ATs is output as it is.
따라서, 본 발명은 어드레스 천이 검출신호(ATDs)의 펄스폭이 작거나 크기 때문에 유발되는 문제점 즉, 데이터 입·출력 라인(I/O Line) 등의 이퀄라이저(Equalizer)가 제대로 되지않는 문제점과, 속도(Speed)가 느려지는 문제점을 해결하게 되는 효과가 발생한다.Accordingly, the present invention is a problem caused by the small or large pulse width of the address transition detection signals (ATDs), that is, the problem of equalizers such as data input / output lines (I / O lines), and speed, The effect of solving the problem of (Speed) slowing down occurs.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007314A KR100186298B1 (en) | 1996-03-19 | 1996-03-19 | Address transition detecting circuit of memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007314A KR100186298B1 (en) | 1996-03-19 | 1996-03-19 | Address transition detecting circuit of memory device |
Publications (2)
| Publication Number | Publication Date |
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| KR970067360A KR970067360A (en) | 1997-10-13 |
| KR100186298B1 true KR100186298B1 (en) | 1999-04-15 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960007314A KR100186298B1 (en) | 1996-03-19 | 1996-03-19 | Address transition detecting circuit of memory device |
Country Status (1)
| Country | Link |
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| KR (1) | KR100186298B1 (en) |
-
1996
- 1996-03-19 KR KR1019960007314A patent/KR100186298B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970067360A (en) | 1997-10-13 |
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