KR101971364B1 - A Sensing Signal Driving Strong-ARM Amplifier - Google Patents

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KR101971364B1 KR1020170150189A KR20170150189A KR101971364B1 KR 101971364 B1 KR101971364 B1 KR 101971364B1 KR 1020170150189 A KR1020170150189 A KR 1020170150189A KR 20170150189 A KR20170150189 A KR 20170150189A KR 101971364 B1 KR101971364 B1 KR 101971364B1
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Abstract

A block configuration of a sensing detection voltage generating strong-ARM latch amplifying circuit is composed of a sensing detection voltage generating strong-ARM amplifying unit (700), a clock (CLK) generating unit (701), a sensor unit (702), and a surge current protection unit (712).

Description

Sensing 신호 구동 strong-ARM증폭 회로 장치 {A Sensing Signal Driving Strong-ARM Amplifier}{Sensing Signal Driving Strong-ARM Amplifier}

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부, Sensor부 (702) 및 Surge Current Protection부 (712)로 구성된다.Sensing Detection Voltage Generation The block configuration of the strong-ARM Latch amplification circuit is composed of a strong ARM amplification section, a CLK generation section, a sensor section 702, and a surge current protection section 712 for generating a sensing detection voltage.

S_OUT 신호 입력 Transistor는 Sensor부의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.S_OUT signal input Transistor is a transistor element for inputting S_OUT signal of sensor part.

S_REF 신호 입력 Sensing Detection Voltage Control Transistor는 Sensor부의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.S_REF signal input Sensing Detection Voltage Control Transistor is a transistor element for inputting S_REF signal of sensor part.

상기 S_OUT 신호 입력 Transistor와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Transistor와 차이가 나도록 하는 것을 특징으로 한다. A plurality of transistors are connected in series or connected in parallel so as to generate Sensing Detection Voltage characteristics of a different value from the S_OUT signal input transistor, thereby making a difference from an S_OUT signal input transistor in the current driving capability.

전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복하는 증폭 회로에 관련된 기술이다.
And is an art related to an amplifier circuit that periodically repeats an amplifying operation and a precharge operation corresponding to a certain frequency period of CLK while power is supplied.

고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. In a voltage converting apparatus for converting a high voltage AC power source to a low voltage DC power source, the normal voltage transforming circuit 100 is a circuit region causing a large area and cost in the circuit configuration.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다. Therefore, it becomes an obstacle factor in constructing a low cost circuit. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.In recent years, the role of surge protection to protect the system from system transients and lightning-induced transients in the field of communication and ESD (electrostatic discharge) protection to protect circuits against static electricity in mobile communication terminals, notebook PCs, A PN varistor is required.

각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다. It is used as a surge absorbing element to prevent a sudden change in voltage (surge) to appliances such as various information devices and control devices. It is used in various parts ranging from power devices such as power plants, substations, and power stations to the core devices of lightning arresters for safeguarding equipment from lightning strikes.

이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.Accordingly, there is a strong demand for protecting the system from power surges, ridiculous surges, and the like that occur in these devices.

전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치하여야 한다.
A surge protection device (SPD, VTMS, or Transient Voltage Surge Suppressor: TVSS) is used in order to prevent surges from destroying or malfunctioning electronic equipment installed in the power system from such transient external surges. Should be installed.

본 발명의 실시예는 다음과 같은 특징을 갖는다. The embodiment of the present invention has the following features.

첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다. First, the configuration of the region of the normal transforming circuit 100 is removed so that the area occupied in the normal transforming circuit 100 is removed, thereby realizing a low-cost circuit.

둘째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 특징을 갖는다.Second, Sensing Detection Voltage Generation The block configuration of the strong-ARM Latch amplification circuit is composed of a strong ARM amplification part, a CLK generation part and a sensor part to generate Sensing Detection Voltage.

셋째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 특징을 갖는다.Third, the amplifying operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while the power is supplied.

넷째, Delay Filter는 과거 시점의 out+ 단자 혹은 out- 단자 신호를 복수 개 clock 신호인 CLK 주기만큼 지연 시켜서 현재 시점의 out+ 단자 혹은 out- 단자 신호와 AND gate로 비교하여 동일하면 출력 FOUT으로 내보내고 다르면 Noise 신호로 간주하여 차단시키는 Noise 제거 기능을 포함하는 특징을 갖는다.
Fourth, the delay filter delays the out + terminal or out- terminal signal of the past time by a plurality of clock signals CLK period, and compares the out + terminal or out- terminal signal of the present time with the AND gate. If it is the same, And a noise removing function for blocking the signal as a signal.

고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적을 제거하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. The present invention relates to a voltage converting apparatus for converting a high-voltage alternating current and a direct-current power source into a low-voltage direct-current power source by eliminating the configuration of the transformer circuit 100 in general, So that a circuit can be constituted.

또한 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.The Block configuration of the strong-ARM Latch amplifying circuit for generating the Sensing Detection Voltage includes a Sensing Detection Voltage generating strong-ARM amplifying unit 700, a CLK generating unit 701 and a sensor unit 702.

S_OUT 신호 입력 Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.The S_OUT signal input transistor 706 is a transistor element for inputting the S_OUT signal of the sensor unit 702.

S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.The S_REF signal input sensing sensing voltage generation transistor 707 is a transistor element for inputting the S_REF signal of the sensor unit 702.

상기 S_OUT 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.
A plurality of transistors are connected in series or connected in parallel so as to generate Sensing Detection Voltage characteristics of a different value from the S_OUT signal input transistor 706 so that the S_OUT signal input transistor 706 is different from the S_OUT signal input transistor 706 .

이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다. As described above, the embodiment of the present invention has the following effects.

첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다. First, the configuration of the region of the normal transformer circuit 100 is removed to eliminate the area occupied in the region of the transformer circuit 100 in general, thereby realizing a low-cost circuit.

둘째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부, Sensor부 (702) 및 Surge Current Protection부 (712)로 구성됨을 특징으로 하는 효과를 제공한다. Second, the Block configuration of the strong-ARM Latch amplification circuit for generating a Sensing Detection Voltage includes a strong-ARM amplification section, a CLK generation section, a sensor section 702, and a Surge Current Protection section 712 for generating a Sensing Detection Voltage. Lt; / RTI >

셋째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 하는 효과를 제공한다.Third, the amplifying operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while the power is being supplied.

넷째, Delay Filter는 과거 시점의 out+ 단자 혹은 out- 단자 신호를 복수 개 clock 신호인 CLK 주기만큼 지연 시켜서 현재 시점의 out+ 단자 혹은 out- 단자 신호와 AND gate로 비교하여 동일하면 출력 FOUT으로 내보내고 다르면 Noise 신호로 간주하여 차단시키는 Noise 제거 기능을 특징으로 하는 효과를 제공한다. Fourth, the delay filter delays the out + terminal or out- terminal signal of the past time by a plurality of clock signals CLK period, and compares the out + terminal or out- terminal signal of the present time with the AND gate. If it is the same, And a noise canceling function for blocking the signal by considering it as a signal.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1은 통상의 전압 변환 회로의 구성도.
도 2는 본 발명의 VDD 전원 발생 회로의 구성도
도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도.
도 4은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도.
도 5는 본 발명의 Delay Filter 회로의 구성도.
도 6은 본 발명의 Output Driver 회로의 구성도.1 is a configuration diagram of a normal voltage conversion circuit.
2 is a configuration diagram of the VDD power supply generating circuit of the present invention
FIG. 3 is a block diagram of a strong-ARM Latch amplification circuit for generating the Sensing Detection Voltage of the present invention.
FIG. 4 is a waveform diagram of the sensing-detection voltage generation strong-ARM latch circuit of the present invention.
5 is a configuration diagram of a delay filter circuit according to the present invention.
6 is a block diagram of the output driver circuit of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 통상의 전압 변환 회로의 구성도이다.1 is a configuration diagram of a conventional voltage conversion circuit.

교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다. A rectifying circuit 102 and a zener diode 104 in a voltage converting apparatus for converting an AC input power supply 100 into a low voltage DC power supply voltage do. The transformer circuit 100 is a circuit region for converting a high voltage input power source to a low voltage.

정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. The rectifying circuit 102 is a circuit region composed of a half-wave or full-wave rectifying diode for converting an AC power source to a DC power source. The transformer circuit 100 is usually a circuit area that causes a large area and cost in the construction of the circuit.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.Therefore, it becomes an obstacle factor in constructing a low cost circuit.

한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal 103 of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

정류 회로(102)의 출력 단자(103)는 최종 출력 제1 전력 공급 단자(105)로 사용된다.The output terminal 103 of the rectifying circuit 102 is used as the final output first power supply terminal 105. [

도 2는 본 발명의 VDD 전원 발생 회로의 구성도이다.2 is a configuration diagram of the VDD power supply generating circuit of the present invention.

본 발명의 교류 입력 전원에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서, 교류 입력 전원(200)의 한쪽 전극(202)은 전류 제한 소자인 저항 R1의 한쪽 단자에 연결된다.In the voltage converting apparatus for converting from the AC input power supply of the present invention to the voltage of the DC power supply of low voltage, one electrode 202 of the AC input power supply 200 is connected to one terminal of the resistor R1 which is the current limiting element.

저항 R1의 다른 쪽 단자(204)는 Zener diode (206)의 Cathode 와 Diode D1의 P 전극 쪽에 공통으로 연결된다.The other terminal 204 of the resistor R1 is commonly connected to the cathode of the zener diode 206 and the P electrode of the diode D1.

상기 Zener diode (206)의 Anode 단자는 공통의 접지 단자에 연결된다.The anode terminal of the zener diode 206 is connected to a common ground terminal.

상기 Diode D1의 N 전극 쪽에는 저 전압 출력 단자인 VDD가 연결된다.VDD, which is a low voltage output terminal, is connected to the N-electrode side of the diode D1.

교류 입력 전원(200)의 다른 쪽 전극(208)은 전류 제한 소자인 저항 R2의 한쪽 단자에 연결된다.The other electrode 208 of the AC input power supply 200 is connected to one terminal of a resistor R2 which is a current limiting element.

저항 R2의 다른 쪽 단자(210)는 Zener diode (212)의 Cathode 와 Diode D2의 P 전극 쪽에 공통으로 연결된다.The other terminal 210 of the resistor R2 is commonly connected to the cathode of the Zener diode 212 and the P electrode of the diode D2.

상기 Zener diode (212)의 Anode 단자는 공통의 접지 단자에 연결된다.The anode terminal of the Zener diode 212 is connected to a common ground terminal.

상기 Diode D2의 N 전극 쪽에는 저 전압 출력 단자인 VDD가 공통으로 연결된다.And the VDD which is a low voltage output terminal is commonly connected to the N-electrode side of the diode D2.

도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도이다.3 is a block diagram of a strong-ARM Latch amplifying circuit for generating a Sensing Detection Voltage of the present invention.

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701), Sensor부 (702) 및 Surge Current Protection부 (712)로 구성된다.Sensing Detection Voltage Generation The block configuration of the strong-ARM Latch amplification circuit is composed of a strong-ARM amplification unit 700, a CLK generation unit 701, a sensor unit 702, and a surge current protection unit 712 .

상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_OUT 신호 입력 Transistor (706), S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성된다.The Sensing Detection Voltage generating strong-ARM amplifier 700 includes an out-terminal precharge transistor 703, an out + terminal precharge transistor 704, a latch amplifier 705, an S_OUT signal input transistor 706, an S_REF signal An input Sensing Detection Voltage generating transistor 707 and an activation control transistor 708.

상기 precharge transistor (703) 와 precharge transistor (704)는 out- 단자와 out+ 단자를 High 전압으로 Precharge 시키는 사용되는 Transistor 이다.The precharge transistor 703 and the precharge transistor 704 are used to precharge the out- and out + terminals to a high voltage.

Latch 증폭부 (705)는 out- 단자와 out+ 단자를 증폭시키기 위한 회로이다.The latch amplifier 705 is a circuit for amplifying the out- terminal and the out + terminal.

S_OUT 신호 입력 Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.The S_OUT signal input transistor 706 is a transistor element for inputting the S_OUT signal of the sensor unit 702.

S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.The S_REF signal input sensing sensing voltage generation transistor 707 is a transistor element for inputting the S_REF signal of the sensor unit 702.

또한, 상기 S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는, 상기 S_OUT 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해, 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.The S_REF signal input sensing voltage generation transistor 707 may be formed by connecting a plurality of transistors serially in series to generate a sensed detection voltage characteristic of a different value from the S_OUT signal input transistor 706, So as to make a difference from the S_OUT signal input transistor 706 in the current driving capability.

상기 활성화 제어 Transistor (708)는 CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행한다. The activation control transistor 708 activates the operation when the CLK signal is High and precharges the CLK signal when the CLK signal is Low.

상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하는 회로 Block이다.The CLK generator 701 generates a clock signal CLK of a predetermined period itself when the power is turned on.

상기 Sensor부 (702)는 온도 Sensor, 자기 Sensor, 가스 Sensor 등 각종 Sensor 신호를 발생하는 Sensor 회로 Block이다.The sensor unit 702 is a sensor circuit block that generates various sensor signals such as a temperature sensor, a magnetic sensor, and a gas sensor.

상기 Sensor부 (702)는 외부의 Sensing 신호 입력 조건에 따라 아주 큰 Level의 Sensing 신호가 유입되어 Surge Current 가 상기 S_OUT 과 S_REF 에 생성되는 경우가 발생하게 된다.The sensor unit 702 generates a surge current at the S_OUT and S_REF due to a very large level of sensing signal flowing in accordance with an external sensing signal input condition.

이러한 Surge Current를 방전시키지 못하면 상기 S_OUT 과 S_REF 에 연결된 Transistor를 파괴하는 경우가 발생한다.If the surge current is not discharged, the transistors connected to the S_OUT and S_REF may be destroyed.

따라서 이러한 Surge Current를 방전할 수 있는 보호 장치가 필요하게 된다.Therefore, a protection device capable of discharging the surge current is required.

상기 Surge Current Protection부 (712)는 상기 Sensor부 (702)부에 유기되는 고 전류 Level의 Surge Current를 Discharge 시켜서 상기 S_OUT 신호 입력 Transistor (706)와 상기 S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)를 보호하는 동작을 수행한다.The surge current protection unit 712 discharges a surge current of a high current level induced in the sensor unit 702 and outputs the S_OUT signal input transistor 706 and the S_REF signal input sensing voltage generation transistor 707 And performs a protection operation.

상기 Surge Current Protection부 (712)는 Varistor, PN Diode, MOS Transistor Diode 와 동등한 동작을 수행하는 소자로 구성된다.The surge current protection unit 712 is composed of elements that perform operations equivalent to varistors, PN diodes, and MOS transistor diodes.

도 4는 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도이다.4 is an operational waveform diagram of a sensing-detection voltage generation strong-ARM latch amplification circuit of the present invention.

상기 CLK 발생부 (701)의 CLK 신호가 Low인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 비활성화 되어 Precharge 동작을 수행한다.In a period in which the CLK signal of the CLK generator 701 is Low, the sensing-detection voltage generation strong-ARM amplifier 700 is deactivated to perform the precharge operation.

한편, 상기 CLK 발생부 (701)의 CLK 신호가 High인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 활성화 되어 정상 증폭 동작을 수행한다.On the other hand, in the period when the CLK signal of the CLK generator 701 is High, the sensing-detection voltage generation strong-ARM amplifier 700 is activated and performs a normal amplification operation.

본 발명의 회로는 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 한다.The circuit of the present invention is characterized in that the amplifying operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while the power is supplied.

도 5는 본 발명의 Delay Filter 회로의 구성도이다.5 is a configuration diagram of a delay filter circuit according to the present invention.

Delay Filter는 과거 시점의 상기 out+ 단자 혹은 상기 out- 단자 신호를 복수 개 clock 신호인 CLK 주기만큼 지연 시켜서 현재 시점의 상기 out+ 단자 혹은 상기 out- 단자 신호와 AND gate로 비교하여 동일하면 출력 FOUT으로 내보내고 다르면 Noise 신호로 간주하여 차단시키는 Noise 제거 기능을 포함하고 있다.The delay filter delays the out + terminal or the out- terminal signal of the past time by a plurality of clock signals CLK cycles and compares the out + terminal or the out- terminal signal of the current time with the AND gate and outputs the same to the output FOUT if they are the same And a noise elimination function for blocking the noise signal if it is different.

Delay 회로는 복수 개의 Shift Register인 Flip Flop 회로 FF1, FF2, FF3, FF4 및 FFn이 직렬로 연결되어 구성된다.The delay circuit includes a plurality of shift registers Flip Flop circuits FF1, FF2, FF3, FF4, and FFn connected in series.

첫 번째 Shift Register인 Flip Flop 회로 FF1의 data 입력은 상기의 out+ 단자 혹은 out- 단자 신호가 연결된다.The data input of the Flip Flop circuit FF1, which is the first shift register, is connected to the out + terminal or the out- terminal signal.

상기 첫 번째 Shift Register인 Flip Flop 회로 FF1의 clock 제어 신호는 상기의 CLK 신호가 연결된다.The clock control signal of the flip-flop circuit FF1, which is the first shift register, is connected to the CLK signal.

상기 첫 번째 Shift Register인 Flip Flop 회로 FF1의 비 반전 출력 신호는 delay1로써 두 번째 Shift Register인 Flip Flop 회로 FF2의 직렬 입력 신호로 사용되고 선택적으로 AND gate의 입력으로 연결된다.The non-inverted output signal of the flip-flop circuit FF1, which is the first shift register, is used as a serial input signal of the flip-flop circuit FF2, which is the second shift register as delay1, and is selectively connected to the input of the AND gate.

상기 두 번째 Shift Register인 Flip Flop 회로 FF2의 clock 제어 신호는 상기의 CLK 신호가 연결된다.The clock control signal of the flip-flop circuit FF2, which is the second shift register, is connected to the CLK signal.

상기 두 번째 Shift Register인 Flip Flop 회로 FF2의 비 반전 출력 신호는 delay2로써 세 번째 Shift Register인 Flip Flop 회로 FF3의 직렬 입력 신호로 사용되고 선택적으로 AND gate의 입력으로 연결된다.The non-inverted output signal of the flip flop circuit FF2, which is the second shift register, is used as a serial input signal of the flip flop circuit FF3 which is the third shift register as delay2, and is selectively connected to the input of the AND gate.

상기 세 번째 Shift Register인 Flip Flop 회로 FF3의 clock 제어 신호는 상기의 CLK 신호가 연결된다.The clock control signal of the Flip Flop circuit FF3, which is the third shift register, is connected to the CLK signal.

상기 세 번째 Shift Register인 Flip Flop 회로 FF3의 비 반전 출력 신호는 delay3으로써 네 번째 Shift Register인 Flip Flop 회로 FF4의 직렬 입력 신호로 사용되고 선택적으로 AND gate의 입력으로 연결된다.The non-inverted output signal of the third shift register Flip Flop circuit FF3 is used as a serial input signal of the flip flop circuit FF4 which is the fourth shift register as delay3 and is selectively connected to the input of the AND gate.

상기 네 번째 Shift Register인 Flip Flop 회로 FF4의 clock 제어 신호는 상기의 CLK 신호가 연결된다.The clock control signal of the flip-flop circuit FF4, which is the fourth shift register, is connected to the CLK signal.

상기 네 번째 Shift Register인 Flip Flop 회로 FF4의 비 반전 출력 신호는 delay4로써 다섯 번째 Shift Register인 Flip Flop 회로 FF5의 직렬 입력 신호로 사용되고 선택적으로 AND gate의 입력으로 연결된다.The non-inverted output signal of the flip-flop circuit FF4, which is the fourth shift register, is used as a serial input signal of the flip-flop circuit FF5, which is the fifth shift register as delay4, and is selectively connected to the input of the AND gate.

상기와 같이 복수개의 Shift Register인 Flip Flop 회로 FFn가 직렬로 연결되고 각각의 clock 입력은 CLK 신호가 연결되고 각각의 출력 신호는 선택적으로 AND gate의 입력으로 연결된다.As described above, a plurality of shift registers Flip Flop circuits FFn are connected in series. Each clock input is connected to a CLK signal, and each output signal is selectively connected to an input of an AND gate.

선택적으로 AND gate의 입력으로 연결된다는 의미는 복수개의 신호 중에서 한 개의 신호만 AND gate의 입력에 연결된다는 것을 의미한다.Selectively connecting to the input of the AND gate means that only one of the plurality of signals is connected to the input of the AND gate.

따라서, 2개 신호 입력 AND gate의 한쪽 입력단은 out+ 단자 혹은 out- 단자 신호 중에서 하나가 연결되고, 다른 쪽 입력단은 Shift Register인 Flip Flop 회로의 비 반전 출력 신호 delay1, delay2, delay3, delay4 혹은 delayn 중에서 선택적으로 1개의 신호만 연결된다.Therefore, one input terminal of the two signal inputs AND gate is connected to one of the out + terminal and the out- terminal signal, and the other input terminal is connected to the non-inverted output signal delay1, delay2, delay3, delay4 or delayn of the Flip Flop circuit Only one signal is selectively connected.

또한, 2개 신호 입력 AND gate의 출력 신호는 FOUT으로 연결된다.Also, the output signal of two signal inputs AND gate is connected to FOUT.

도 6은 본 발명의 Output Driver 회로의 구성도이다.6 is a block diagram of the output driver circuit of the present invention.

전원 회로의 차단(Circuit Breaker) 혹은 구동 활성화 (Activation)을 위한 회로 구성이다.Circuit configuration for circuit breaker or activation of power circuit.

전체 회로 Block 구성은 구동 스위치 제어부 (802), 구동 Delay 제어부 (806), 구동 스위치부 (808) 및 구동 장치부(810)으로 구성된다.The overall circuit block configuration includes a drive switch control unit 802, a drive delay control unit 806, a drive switch unit 808, and a drive unit 810.

구동 스위치 제어부 (802)는 NMOS Transistor, PMOS Transistor, CMOS Transistor 혹은 BJT 등을 조합하여 구성된다. 구동 스위치 제어부 (802)의 제어 전원으로 VDD 전원을 사용한다.The drive switch control unit 802 is formed by combining an NMOS transistor, a PMOS transistor, a CMOS transistor, or a BJT. And the VDD power source is used as the control power source of the drive switch control unit 802.

구동 스위치 제어부 (802)의 Gate 제어 신호 (800)는 상기의 AND gate의 출력 신호인 FOUT을 연결한다.The gate control signal 800 of the drive switch control unit 802 connects the output signal FOUT of the AND gate.

구동 스위치 제어부 (802)의 Drain 출력단은 공통의 Node (804)에 연결된다.The drain output terminal of the drive switch control unit 802 is connected to a common node 804.

상기 공통의 Node (804)는 구동 Delay 제어부 (806)의 한쪽 단자에 연결된다.The common node 804 is connected to one terminal of the drive delay control unit 806.

Delay 제어부 (806)는 상기 공통의 Node (804)의 지연 시간을 제어하기 위한 Capacitor 소자로 구성된다.The delay control unit 806 is formed of a capacitor element for controlling the delay time of the common node 804.

Delay 제어부 (806)의 다른 쪽 단자는 공통의 접지 단자에 연결된다.The other terminal of the delay control unit 806 is connected to a common ground terminal.

구동 스위치부 (808)는 구동 장치부 (810)의 활성화와 비활성화를 제어하기 위한 Switch 소자로써 SCR (Silicon-controlled rectifier), NMOS 혹은 PMOS Transistor, BJT 등으로 구성된다.The drive switch unit 808 is a switch element for controlling activation and deactivation of the drive unit 810, and is formed of a silicon-controlled rectifier (SCR), an NMOS or PMOS transistor, or a BJT.

구동 스위치부 (808)의 Gate 제어 단자는 상기 공통의 Node (804)에 의해 연결된다.Gate control terminals of the drive switch unit 808 are connected by the common node 804.

구동 스위치부 (808)의 Cathode 단자는 공통의 접지 단자에 연결된다.The cathode terminal of the drive switch unit 808 is connected to a common ground terminal.

구동 스위치부 (808)의 Anode 단자는 구동 장치부 (810)의 한쪽 단자에 연결된다.Anode terminal of the drive switch unit 808 is connected to one terminal of the drive unit 810.

구동 장치부 (810)는 회로 차단(Circuit Breaker) 혹은 구동 활성화 (Activation)을 위해 Trip Coil 혹은 Relay Coil 등으로 구성된다.The driving unit 810 includes a trip coil or a relay coil for circuit breaker or activation.

구동 장치부 (810)의 다른 쪽 단자는 구동 전원인 입력 전원 (812)에 연결된다.
The other terminal of the driving unit 810 is connected to an input power source 812 as a driving power source.

100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 제1 전력 공급 단자
200 입력 전원100 input power
101 transformer circuit
102 rectifier circuit
104 Zener diode
105 First power supply terminal
200 input power

Claims (1)

증폭부와 Filter부에 동일한 Clock 신호를 인가하는 동기(Synchronous) Clock 제어 회로 장치에 있어서,
Sensing Detection Voltage 생성 strong-ARM 증폭부 (700); 및
CLK 발생부 (701); 및
Sensor부 (702); 및
동기 Clock Filter부; 및
Output Driver부로 구성되고,
상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_OUT 신호 입력 Transistor (706), S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성되고,
상기 precharge transistor (703) 와 상기 precharge transistor (704)의 2개의 Drain 단자는 상기 out- 단자와 상기 out+ 단자와 각각 연결되고,
상기 precharge transistor (703) 와 상기 precharge transistor (704)의 2개의 Gate 단자는 상기 CLK 발생부(701)의 CLK 신호에 연결되어 상기 CLK 신호에 따라 상기 out- 단자와 상기 out+ 단자를 High 전압으로 Precharge 시키고,
상기 Latch 증폭부 (705)는 상기 out- 단자와 상기 out+ 단자를 증폭시키고,
상기 Latch 증폭부 (705)의 서로 다른 2개의 Source 단자는 상기 S_OUT 신호 입력 Transistor (706)의 Drain 단자와 상기 S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 Drain 단자와 각각 연결되고,
상기 S_OUT 신호 입력 Transistor (706)의 Gate 단자는 상기 Sensor부 (702)의 S_OUT 신호를 입력 시키고,
상기 S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 Gate 단자는 상기 Sensor부 (702)의 S_REF 신호를 입력 시키고,
S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는, 상기 Sensor부 (702)의 상기 S_OUT 신호와 상기 S_REF 신호 전압이 같은 크기로 입력될 경우에, 상기 S_OUT 신호 입력 Transistor (706)의 전류 구동 능력 대비 상기 S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 전류 구동 능력은 차이가 나도록 하는 것을 특징으로 하고,
상기 S_OUT 신호 입력 Transistor (706)의 Source 단자와 상기 S_REF 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 Source 단자는 공통으로 상기 활성화 제어 Transistor (708)의 Drain 단자에 연결되고,
상기 활성화 제어 Transistor (708)의 Gate 단자는 상기 CLK 신호가 연결되고,
상기 활성화 제어 Transistor (708)는 상기 CLK 신호가 High 일 때는 상기 Latch 증폭부(705)의 동작을 활성화 시키고, 상기 CLK 신호가 Low 일 때는 상기 Latch 증폭부(705)를 Precharge 시키는 동작을 수행하고,
상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 상기 CLK 신호를 발생하고,
상기 Sensor부 (702)는 Sensor 신호인 상기 S_OUT 신호와 상기 S_REF 신호를 발생하고,
상기 동기 Clock Filter부에서,
상기 CLK 신호는 상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)와 상기 동기 Clock Filter부에 동기 clock 신호로 인가되고,
상기 out+ 단자 혹은 상기 out- 단자 신호는 상기 CLK 신호에 동기화되고,
Delay 회로는 복수 개의 Shift Register인 Flip Flop 회로 FF1, FF2, FF3, FF4 및 FFn이 직렬로 연결되어 구성되고,
상기 첫 번째 Shift Register인 Flip Flop 회로 FF1의 data 입력은 상기 CLK 신호에 동기화된 상기의 out+ 단자 혹은 상기의 out- 단자가 선택적으로 연결되고,
상기 첫 번째 Shift Register인 Flip Flop 회로 FF1의 clock 제어 신호는 상기의 CLK 신호가 연결되고,
상기 첫 번째 Shift Register인 Flip Flop 회로 FF1의 비 반전 출력 신호는 delay1로써, 상기 두 번째 Shift Register인 Flip Flop 회로 FF2의 직렬 입력 신호로 사용되고, 또한 선택적으로 AND gate의 입력으로 연결되고,
상기 AND gate의 한쪽 입력단은 상기 CLK 신호에 동기화된 상기 out+ 단자 혹은 상기 out- 단자 신호 중에서 하나가 연결되고, 다른 쪽 입력단은 상기 Shift Register인 Flip Flop 회로의 비 반전 출력 신호 중에서 선택적으로 1개의 신호만 연결되고,
상기 AND gate의 출력 신호는 FOUT으로 연결되고,
상기 동기 Clock Filter부는 과거 시점의 상기 CLK 신호에 동기화된 상기 out+ 단자 혹은 상기 out- 단자 신호를 복수 개 clock 신호인 CLK 주기만큼 지연 시켜서 현재 시점의 상기 CLK 신호에 동기화된 상기 out+ 단자 혹은 상기 out- 단자 신호와 상기 AND gate로 비교하여 동일하면 상기의 FOUT 출력으로 내보내고 다르면 Noise 신호로 간주하여 차단시키는 Noise 제거 기능을 포함하는 것을 특징으로 하고,
상기 Output Driver부에서,
구동 스위치 제어부 (802)의 제어 전원으로 VDD가 연결되고,
상기 구동 스위치 제어부 (802)의 Gate 제어 신호 (800)는 상기의 AND gate의 출력 신호인 상기 FOUT으로 연결하고,
상기 구동 스위치 제어부(802)의 Drain 출력단은 공통의 Node (804)에 연결되고,
구동 Delay 제어부 (806)의 한쪽 단자는 상기 공통의 Node (804)는 연결되고,
상기 구동 Delay 제어부 (806)의 다른 쪽 단자는 공통의 접지 단자에 연결되고,
구동 스위치부 (808)의 Gate 제어 단자는 상기 공통의 Node (804)에 의해 연결되고,
상기 구동 스위치부 (808)의 Cathode 단자는 상기 공통의 접지 단자에 연결되고,
상기 구동 스위치부 (808)의 Anode 단자는 구동 장치부 (810)의 한쪽 단자에 연결되고,
상기 구동 장치부 (810)는 Trip Coil을 포함하고,
상기 구동 스위치부 (808)는 상기 구동 장치부 (810)의 활성화와 비활성화를 제어하기 위한 Switch 소자로써 SCR (Silicon-controlled rectifier)를 포함하고,
상기 구동 장치부 (810)의 다른 쪽 단자는 구동 전원인 입력 전원 (812)에 연결됨을 특징으로 하는 동기(Synchronous) Clock 제어 회로 장치.
A synchronous clock control circuit device for applying the same clock signal to an amplification section and a filter section,
Sensing Detection Voltage generation strong-ARM amplification unit 700; And
CLK generator 701; And
A sensor unit 702; And
Synchronous clock filter unit; And
Output driver section,
The Sensing Detection Voltage generating strong-ARM amplifier 700 includes an out-terminal precharge transistor 703, an out + terminal precharge transistor 704, a latch amplifier 705, an S_OUT signal input transistor 706, an S_REF signal An input Sensing Detection Voltage generating transistor 707 and an activation control transistor 708,
Two drain terminals of the precharge transistor 703 and the precharge transistor 704 are connected to the out- terminal and the out + terminal, respectively,
The two gate terminals of the precharge transistor 703 and the precharge transistor 704 are connected to the CLK signal of the CLK generator 701 to precharge the out- And,
The Latch amplifying unit 705 amplifies the out- terminal and the out + terminal,
Two different source terminals of the latch amplifier 705 are connected to the drain terminal of the S_OUT signal input transistor 706 and the drain terminal of the S_REF signal input sensing voltage generation transistor 707,
The Gate terminal of the S_OUT signal input transistor 706 inputs the S_OUT signal of the sensor unit 702,
The Gate terminal of the S_REF signal input sensing voltage generation transistor 707 inputs the S_REF signal of the sensor unit 702,
S_REF Signal Input Sensing Detection Voltage Generation Transistor 707 generates the S_REF signal input sensing detection voltage when the S_OUT signal and the S_REF signal voltage of the sensor unit 702 are input to the same magnitude, The current driving capability of the S_REF signal input sensing detection voltage generating transistor 707 is made different,
The source terminal of the S_OUT signal input transistor 706 and the source terminal of the S_REF signal input sensing detection voltage generating transistor 707 are commonly connected to the drain terminal of the activation control transistor 708,
The Gate terminal of the activation control transistor 708 is connected to the CLK signal,
The activation control transistor 708 activates the operation of the latch amplifier 705 when the CLK signal is High and precharges the latch amplifier 705 when the CLK signal is Low,
When the power is applied, the CLK generator 701 generates the CLK signal, which is a clock signal of a predetermined period,
The sensor unit 702 generates the S_OUT signal and the S_REF signal, which are sensor signals,
In the synchronous clock filter unit,
The CLK signal is applied as a synchronous clock signal to the Sensing Detection Voltage generating strong-ARM amplifying unit 700 and the synchronous clock filter unit,
The out + terminal or the out- terminal signal is synchronized with the CLK signal,
The delay circuit includes a plurality of shift registers Flip Flop circuits FF1, FF2, FF3, FF4 and FFn connected in series,
The data input of the flip-flop circuit FF1, which is the first shift register, is selectively connected to the out + terminal or the out- terminal synchronized with the CLK signal,
The clock control signal of the flip-flop circuit FF1, which is the first shift register, is connected to the CLK signal,
The noninverted output signal of the flip-flop circuit FF1, which is the first shift register, is used as a serial input signal of the flip-flop circuit FF2, which is the second shift register, as delay1, and is also selectively connected to the input of the AND gate,
One input terminal of the AND gate is connected to one of the out + terminal or the out- terminal signal synchronized with the CLK signal and the other input terminal is connected to one of the non-inverted output signals of the Flip Flop circuit, which is the shift register, Lt; / RTI >
The output signal of the AND gate is connected to FOUT,
Wherein the synchronous clock filter unit delays the out + terminal or the out- terminal signal synchronized with the CLK signal of the past time by a plurality of clock signals CLK periods to output the out + terminal synchronized with the current CLK signal or the out- And a noise removing function for comparing the terminal signal with the AND gate and outputting it to the FOUT output if it is the same as the AND gate,
In the output driver section,
VDD is connected to the control power supply of the drive switch control unit 802,
The gate control signal 800 of the drive switch control unit 802 is connected to the output signal FOUT of the AND gate,
The drain output terminal of the drive switch control unit 802 is connected to a common node 804,
One terminal of the drive delay control unit 806 is connected to the common node 804,
The other terminal of the drive delay control unit 806 is connected to a common ground terminal,
Gate control terminals of the drive switch unit 808 are connected by the common node 804,
Cathode terminals of the drive switch unit 808 are connected to the common ground terminal,
The anode terminal of the driving switch unit 808 is connected to one terminal of the driving unit 810,
The drive unit 810 includes a trip coil,
The drive switch unit 808 includes a silicon-controlled rectifier (SCR) as a switch element for controlling activation and deactivation of the drive unit 810,
And the other terminal of the driving unit (810) is connected to an input power source (812) as a driving power source.
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