KR102112444B1 - A Timing Control Switch Circuit - Google Patents

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KR102112444B1
KR102112444B1 KR1020190033261A KR20190033261A KR102112444B1 KR 102112444 B1 KR102112444 B1 KR 102112444B1 KR 1020190033261 A KR1020190033261 A KR 1020190033261A KR 20190033261 A KR20190033261 A KR 20190033261A KR 102112444 B1 KR102112444 B1 KR 102112444B1
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강희복
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주식회사 에프램
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Abstract

The present invention relates to a time control switch circuit device and, more specifically, to a time control switch circuit device capable of implementing a low-cost circuit by removing the configuration of a general transformation circuit (100). According to the present invention, the time control switch circuit device comprises an input terminal (IN501) and a switch output terminal (ON510), wherein one terminal of a resistor element R1 (502) is connected to the input terminal (IN501).

Description

시간 제어 스위치 회로 장치{A Timing Control Switch Circuit}A timing control switch circuit device

ON Switch 동작과 OFF Switch 동작을 입력 신호 시간의 크기에 의해 제어되는 스위치 회로에 관한 것이다.It relates to a switch circuit in which the ON switch operation and the OFF switch operation are controlled by the magnitude of the input signal time.

ON Switch 동작에서는 설정 시간 이하의 짧은 구간의 시간 구간 동안 입력 단자(IN501)에 High Pulse가 인가되어 SCR(505) 소자를 활성화 시킨다.In the ON switch operation, a high pulse is applied to the input terminal IN501 during a short period of time less than a set time to activate the SCR 505 element.

OFF Switch 동작에서는 설정 시간 이상의 긴 구간의 시간 구간 동안 입력 단자(IN501) 에 High Pulse가 인가되어 NMOS(509) 소자를 활성화 시킨다.In the OFF switch operation, a high pulse is applied to the input terminal IN501 during a long period of time longer than a set time to activate the NMOS 509 element.

만약, 입력 단자(IN501)의 High Pulse 구간이 T0와 T2 사이 (ON Pulse Time )에 있으면, SCR(505) 소자의 ON 상태가 계속 유지될 수 있게 된다.If the High Pulse section of the input terminal IN501 is between T0 and T2 (ON Pulse Time), the ON state of the SCR 505 device can be maintained.

반면에 입력 단자(IN501)의 High Pulse 구간이 ON Pulse Time 구간보다 긴 T0와 T3 사이 (OFF Pulse Time)에 있으면, NMOS(509) 소자의 ON 동작에 의해 SCR(505) 소자는 OFF 상태로 남게 된다.On the other hand, if the high pulse section of the input terminal IN501 is between T0 and T3 (OFF Pulse Time) longer than the ON Pulse Time section, the SCR 505 device remains in the OFF state by the ON operation of the NMOS 509 device. do.

따라서, 입력 단자(IN501)의 High Pulse 구간의 설정 크기에 의해 Switch 출력 단자인 ON510의 ON 과 OFF 상태가 결정되는 동작 특징을 갖는다.
Therefore, the ON and OFF states of the ON510, which are switch output terminals, are determined by the set size of the High Pulse section of the input terminal IN501.

고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. In a voltage converter that converts a high-voltage AC power supply to a low-voltage DC power supply, the transformer circuit 100 is a circuit area that incurs a large area and cost in the circuit configuration.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다. Therefore, it is an obstacle to constructing a low-cost circuit. On the other hand, the Zener diode (Zener diode) 104 circuit area is used to be arranged in parallel to the output terminal of the rectifier circuit 102 to ensure the output voltage characteristics of the constant voltage.

최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.Recently, the surge protection role that protects the system from system transients and lightning-induced transients in the communication field, and the role of ESD (electrostatic discharge) protection that protects the circuit against electrostatics such as mobile communication terminals, notebook PCs, electronic notebooks, PDAs, etc. As, PN Varistor is required.

각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다. It is used as a surge absorber to prevent equipment damage to electrical appliances such as sudden voltage surges in products that use electricity, such as various information devices and controllers. In addition, it is used in various parts, such as power plants, substations, and transmission stations, from lightning strikes to the core elements of power arresters to safely protect equipment.

이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.Accordingly, the need to protect the system from power surges, lightning surges, and the like generated in these equipment is more strongly demanded than ever.

전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치한다. 또한, 전력 계통에 설치되는 전자기기들은 이상 전류, 이상 전압 혹은 누설 전류와 같은 각종 고장 사고에 의한 재해를 방지할 수 있는 감지(Sensing) 보호 장치를 설치하여야 한다.
Surge protection device (SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS) is used to block the surge from destroying or malfunctioning electronic devices installed in the power system from such excessive external surges. Install it. In addition, electronic devices installed in the power system should install a sensing protection device that can prevent disasters caused by various failure accidents such as abnormal current, abnormal voltage, or leakage current.

본 발명의 실시예는 다음과 같은 특징을 갖는다. The embodiments of the present invention have the following features.

첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다. First, the configuration of the region of the conventional transformer circuit 100 is removed to remove the area occupied by the region of the typical transformer circuit 100, thereby making it possible to implement a low-cost circuit.

둘째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 특징을 갖는다.Second, the block configuration of the strong-ARM Latch amplification circuit for generating the Sensing Detection Voltage has a feature that it consists of the strong-ARM amplification for generating the Sensing Detection Voltage, the CLK generator, and the Sensor.

셋째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 특징을 갖는다.Third, while power is being supplied, amplification and precharge operations are periodically repeated in response to a certain frequency period of CLK.

넷째, 입력 단자(IN501)의 High Pulse 구간의 설정 크기에 의해 Switch 출력 단자인 ON510의 ON 과 OFF 상태가 결정되는 동작 특징을 갖는다.
Fourth, the ON and OFF states of the switch output terminal ON510 are determined by the set size of the high pulse section of the input terminal IN501.

고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적을 제거하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. In the voltage conversion device for converting a high voltage AC and DC power supply to a low voltage DC power supply, the configuration of the normal transformer circuit 100 is removed to remove a large area occupied by the configuration of the normal transformer circuit 100, thereby reducing the cost. It is characterized in that the circuit can be configured.

또한 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702)로 구성된다.In addition, the block configuration of the Sensing Detection Voltage generation strong-ARM Latch amplification circuit consists of the Sensing Detection Voltage generation strong-ARM amplification section 700, the CLK generation section 701, and the Sensor section 702.

S_1 신호 입력 Transistor (706)는 Sensor부 (702) 의 S_1 신호를 입력 시키기 위한 Transistor 소자이다.The S_1 signal input transistor 706 is a transistor element for inputting the S_1 signal of the sensor unit 702.

S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702) 의 S_2 신호를 입력 시키기 위한 Transistor 소자이다.S_2 Signal Input Sensing Detection Voltage Generation Transistor 707 is a transistor element for inputting the S_2 signal of the sensor unit 702.

상기 S_1 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_1 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.In order to generate a Sensing Detection Voltage characteristic of a predetermined value different from the S_1 signal input transistor 706, a plurality of transistors are connected in series or configured in parallel so that the current driving capability differs from the S_1 signal input transistor 706. It is characterized by.

입력 단자(IN501)의 High Pulse 구간의 설정 크기에 의해 Switch 출력 단자인 ON510의 ON 과 OFF 상태가 결정되는 동작 특징을 갖는다.
It has an operation feature that determines the ON and OFF states of the ON510, which is the switch output terminal, according to the set size of the High Pulse section of the input terminal IN501.

이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다. As described above, the embodiment of the present invention has the following effects.

첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다. First, by removing the configuration of the area of the conventional transformer circuit 100, the area occupied by the area of the conventional transformer circuit 100 is removed, so that a low-cost circuit can be implemented.

둘째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부, Sensor부 (702) 로 구성됨을 특징으로 하는 효과를 제공한다. Second, the block configuration of the strong-ARM Latch amplification circuit generating the Sensing Detection Voltage provides an effect characterized by being composed of a strong-ARM amplification unit, the CLK generation unit, and the Sensor unit 702 generating the Sensing Detection Voltage.

셋째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 하는 효과를 제공한다.Third, while power is being supplied, an amplification operation and a precharge operation are periodically repeated in response to a certain frequency period of CLK.

넷째, 입력 단자(IN501)의 High Pulse 구간의 설정 크기에 의해 Switch 출력 단자인 ON510의 ON 과 OFF 상태가 결정되는 동작하는 것을 특징으로 하는 효과를 제공한다.Fourth, it provides an effect characterized in that the ON and OFF states of the ON510, which are the switch output terminals, are determined by the setting size of the High Pulse section of the input terminal IN501.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
In addition, a preferred embodiment of the present invention is for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, replacements, and additions through the technical spirit and scope of the appended claims, such modifications and the like as follows. You should see it as being in scope.

도 1은 통상의 전압 변환 회로의 구성도.
도 2는 본 발명의 반파 정류 VDD 전원 발생 회로의 구성도
도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도.
도 4은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도.
도 5는 본 발명 ON-OFF Timing Switch 의 상세 회로도.
도 6은 본 발명 ON-OFF Timing Switch 의 동작 파형도.1 is a block diagram of a conventional voltage conversion circuit.
2 is a block diagram of a half-wave rectifying VDD power generating circuit of the present invention
Figure 3 is a configuration diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.
4 is an operational waveform diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.
5 is a detailed circuit diagram of the present invention ON-OFF Timing Switch.
6 is an operational waveform diagram of the present invention ON-OFF Timing Switch.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 통상의 전압 변환 회로의 구성도이다.1 is a block diagram of a typical voltage conversion circuit.

교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다. In a voltage converter that converts an AC input power source 100 to a voltage of a low-voltage DC power supply, it is usually composed of circuit regions of a transformer circuit 101, a rectifying circuit 102, and a Zener diode 104. do. Normally, the transformer circuit 100 is a circuit region for converting a high voltage input power supply to a low voltage.

정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. The rectifying circuit 102 is a circuit region composed of half-wave or full-wave rectifying diodes that convert AC power into DC power. Typically, the transformer circuit 100 is a circuit region that causes a large area and cost in the circuit configuration.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.Therefore, it is an obstacle to constructing a low-cost circuit.

한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다. On the other hand, the Zener diode (Zener diode) (104) circuit region is used to be arranged in parallel to the output terminal 103 of the rectifier circuit 102 to ensure the output voltage characteristics of the constant voltage.

정류 회로(102)의 출력 단자(103)는 최종 출력 제1 전력 공급 단자(105)로 사용된다.The output terminal 103 of the rectifying circuit 102 is used as the final output first power supply terminal 105.

도 2는 본 발명의 반파 정류 VDD 전원 발생 회로의 구성도이다.2 is a block diagram of a half-wave rectifying VDD power generation circuit of the present invention.

본 발명의 교류 입력 전원에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서, 교류 입력 전원(200)의 한쪽 전극(201)은 반파 정류 회로의 한쪽 입력 단에 연결된다.In the voltage conversion device for converting the AC input power of the present invention to a voltage of a low-voltage DC power supply, one electrode 201 of the AC input power supply 200 is connected to one input terminal of the half-wave rectifying circuit.

교류 입력 전원(200)의 다른 쪽 전극(202)은 공통의 접지 단자인 GND에 연결된다.The other electrode 202 of the AC input power source 200 is connected to the common ground terminal GND.

교류 입력 전원(200)의 한쪽 전극(201)은 Diode D4의 Anode 전극에 연결된다.One electrode 201 of the AC input power source 200 is connected to the Anode electrode of Diode D4.

Diode D4의 Cathode 전극은 전류 제한 소자인 저항 R1의 한쪽 단자에 연결된다.Diode D4's Cathode electrode is connected to one terminal of the current-limiting resistor R1.

저항 R1의 다른 쪽 단자(204)는 Zener diode (206)의 Cathode 와 Diode D5의 Anode 전극에 공통으로 연결된다.The other terminal 204 of the resistor R1 is commonly connected to the Cathode of the Zener diode 206 and the Anode electrode of Diode D5.

상기 Zener diode (206)의 Anode 단자는 공통의 접지 단자인 GND에 연결된다.The Anode terminal of the Zener diode 206 is connected to GND, which is a common ground terminal.

상기 D5의 Cathode 전극에는 저 전압 출력 단자인 VDD 전원 단자가 연결된다.The VDD power terminal, which is a low voltage output terminal, is connected to the Cathode electrode of D5.

VDD 전원 단자는 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 VDD 전원 단자에 연결된다.The VDD power terminal is connected to the VDD power terminal of the strong-ARM Latch amplification circuit generated by the Sensing Detection Voltage.

도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도이다.3 is a block diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701), Sensor부 (702)로 구성된다.Sensing Detection Voltage Generation The strong-ARM Latch amplification circuit block consists of the Sensing Detection Voltage generation strong-ARM amplification section 700, CLK generation section 701, and Sensor section 702.

상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_1 신호 입력 Transistor (706), S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성된다.The sensing detection voltage generation strong-ARM amplification unit 700 includes an out- terminal precharge transistor 703, an out + terminal precharge transistor 704, a latch amplification unit 705, an S_1 signal input transistor 706, and an S_2 signal. It consists of input Sensing Detection Voltage generation Transistor 707 and activation control Transistor 708.

상기 precharge transistor (703) 와 precharge transistor (704)는 out- 단자와 out+ 단자를 High 전압으로 Precharge 시키는 사용되는 Transistor 이다.The precharge transistor 703 and the precharge transistor 704 are used to precharge the out- and out + terminals with a high voltage.

Latch 증폭부 (705)는 out- 단자와 out+ 단자를 증폭시키기 위한 회로이다.The latch amplification unit 705 is a circuit for amplifying out- and out + terminals.

S_1 신호 입력 Transistor (706)는 Sensor부 (702) 의 S_1 신호를 입력 시키기 위한 Transistor 소자이다.The S_1 signal input transistor 706 is a transistor element for inputting the S_1 signal of the sensor unit 702.

S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702) 의 S_2 신호를 입력 시키기 위한 Transistor 소자이다.S_2 Signal Input Sensing Detection Voltage Generation Transistor 707 is a transistor element for inputting the S_2 signal of the sensor unit 702.

또한, 상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는, 상기 S_1 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해, 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_1 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.In addition, the S_2 signal input Sensing Detection Voltage generation Transistor 707 is configured by connecting a plurality of Transistors in series or in parallel to generate a Sensing Detection Voltage characteristic of a predetermined value different from the S_1 signal input Transistor 706. It is characterized in that the current driving capability is different from the S_1 signal input transistor 706 in connection.

상기 활성화 제어 Transistor (708)는 CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행한다. The activation control transistor 708 activates an operation when the CLK signal is high and precharges when the CLK signal is low.

상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하는 회로 Block이다.The CLK generation unit 701 is a circuit block characterized in that when power is applied, a clock signal of a certain cycle is generated by itself.

상기 Sensor부 (702) 는 온도 Sensor, 영상 변류기(ZCT)를 포함하는 자기 Sensor, 가스 Sensor 등 각종 Sensor 신호를 발생하는 Sensor 회로 Block이다.The sensor unit 702 is a sensor circuit block that generates various sensor signals such as a temperature sensor, a magnetic sensor including a video current transformer (ZCT), and a gas sensor.

상기 Sensor부 (702)의 2개의 출력 단자는 상기 S_1 신호와 상기 S_2 신호에 각각 연결된다.Two output terminals of the sensor unit 702 are respectively connected to the S_1 signal and the S_2 signal.

도 4는 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도이다.4 is an operational waveform diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.

상기 CLK 발생부 (701)의 CLK 신호가 Low인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 비활성화 되어 Precharge 동작을 수행한다.In the section where the CLK signal of the CLK generation unit 701 is low, the strong-ARM amplification unit 700 generating the Sensing Detection Voltage is deactivated to perform a precharge operation.

한편, 상기 CLK 발생부 (701)의 CLK 신호가 High인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 활성화 되어 정상 증폭 동작을 수행한다.Meanwhile, in a section in which the CLK signal of the CLK generation unit 701 is High, the strong-ARM amplification unit 700 generating the Sensing Detection Voltage is activated to perform a normal amplification operation.

본 발명의 회로는 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 한다.The circuit of the present invention is characterized in that the amplification operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while power is being supplied.

도 5는 본 발명 ON-OFF Timing Switch 의 상세 회로도이다.5 is a detailed circuit diagram of the present invention ON-OFF Timing Switch.

ON Switch 동작과 OFF Switch 동작을 입력 신호 시간의 크기에 의해 제어되는 스위치 회로에 관한 것이다.It relates to a switch circuit in which the ON switch operation and the OFF switch operation are controlled by the magnitude of the input signal time.

ON Switch 동작에서는 설정 시간 이하의 짧은 구간의 시간 구간 동안 입력 단자(IN501)에 High Pulse가 인가되어 SCR(505) 소자를 활성화 시킨다.In the ON switch operation, a high pulse is applied to the input terminal IN501 during a short period of time less than a set time to activate the SCR 505 element.

SCR(505) 소자는 실리콘 제어 정류기(Silicon-controlled rectifier)로써 활성화 Trigger 신호에 의해 ON 상태를 유지하는 소자이다.The SCR 505 device is a silicon-controlled rectifier and maintains the ON state by an activation trigger signal.

OFF Switch 동작에서는 설정 시간 이상의 긴 구간의 시간 구간 동안 입력 단자(IN501) 에 High Pulse가 인가되어 NMOS(509) 소자를 활성화 시킨다.In the OFF switch operation, a high pulse is applied to the input terminal IN501 during a long period of time longer than a set time to activate the NMOS 509 element.

NMOS(509) 소자는 N형 MOS (Metal Oxide Semiconductor) FET (Field Effect Transistor) 소자로써 High Pulse 활성화 구간 동안만 ON 상태가 되고 ON 상태를 유지하지 못하는 소자이다.The NMOS 509 device is an N-type metal oxide semiconductor (MOS) FET (Field Effect Transistor) device that is ON only during the High Pulse activation period and cannot maintain the ON state.

입력 단자(IN501)는 도 3의 출력 신호인 상기 out+ 혹은 out- 신호에 연결된다. The input terminal IN501 is connected to the out + or out- signal, which is the output signal of FIG. 3.

저항 소자 R1(502)의 한쪽 단자는 입력 단자(IN501)에 연결되고, 다른 쪽 단자는 제1 시간 지연 노드 TN503에 연결된다.One terminal of the resistor element R1 502 is connected to the input terminal IN501, and the other terminal is connected to the first time delay node TN503.

Capacitor 소자 C2(504)의 한쪽 단자는 제1 시간 지연 노드 TN503에 연결되고, 다른 쪽 단자는 공통의 접지 단자인 GND에 연결된다.One terminal of the capacitor element C2 504 is connected to the first time delay node TN503, and the other terminal is connected to the common ground terminal GND.

SCR(505)의 Gate 단자는 제1 시간 지연 노드 TN503에 연결되고, Anode 단자는 Switch 출력 단자인 ON510 단자에 연결되고, Cathode 단자는 공통의 접지 단자인 GND에 연결된다.The gate terminal of the SCR 505 is connected to the first time delay node TN503, the Anode terminal is connected to the ON510 terminal, which is a switch output terminal, and the Cathode terminal is connected to GND, which is a common ground terminal.

저항 소자 R3(506)의 한쪽 단자는 입력 단자(IN501)에 연결되고, 다른 쪽 단자는 제2 시간 지연 노드 TN507에 연결된다.One terminal of the resistor element R3 506 is connected to the input terminal IN501, and the other terminal is connected to the second time delay node TN507.

Capacitor 소자 C4(508)의 한쪽 단자는 제2 시간 지연 노드 TN507에 연결되고, 다른 쪽 단자는 공통의 접지 단자인 GND에 연결된다.One terminal of the capacitor element C4 508 is connected to the second time delay node TN507, and the other terminal is connected to the common ground terminal GND.

NMOS(509)의 Gate 단자는 제2 시간 지연 노드 TN507에 연결되고, Drain 단자는 Switch 출력 단자인 ON510 단자에 연결되고, Source 단자는 공통의 접지 단자인 GND에 연결된다.The gate terminal of the NMOS 509 is connected to the second time delay node TN507, the drain terminal is connected to the ON510 terminal, which is a switch output terminal, and the source terminal is connected to GND, which is a common ground terminal.

도 6은 본 발명 ON-OFF Timing Switch 의 동작 파형도이다.6 is an operational waveform diagram of the present invention ON-OFF Timing Switch.

입력 단자(IN501)에 T0 과 T3 구간 동안 High Pulse가 입력된다고 가정하고 동작을 설명한다.It is assumed that High Pulse is input to the input terminal IN501 during the period T0 and T3, and the operation will be described.

입력 단자(IN501)의 High Pulse는 제1 시간 T1 만큼 지연되어 노드 TN503에 입력된다.The high pulse of the input terminal IN501 is delayed by the first time T1 and is input to the node TN503.

노드 TN503의 High Pulse 신호에 의해 SCR(505) 소자는 ON 상태로 천이한다.The SCR 505 device transitions to the ON state by the high pulse signal of the node TN503.

SCR(505) 소자가 ON 상태로 천이되어 Switch 출력 단자인 ON510 단자는 Low 상태로 천이하게 된다.The SCR 505 device transitions to the ON state, and the ON510 terminal, which is the switch output terminal, transitions to the Low state.

또한, 입력 단자(IN501)의 High Pulse는 제2 시간 T2 만큼 지연되어 노드 TN507에 입력된다.In addition, the High Pulse of the input terminal IN501 is delayed by the second time T2 and is input to the node TN507.

노드 TN507의 High Pulse 신호에 의해 NMOS(509) 소자는 ON 상태로 천이한다.The NMOS 509 element transitions to the ON state by the high pulse signal of the node TN507.

NMOS(509) 소자의 ON 상태 구간 동안 Switch 출력 단자인 ON510 단자가 Low 상태에 있게 되면 SCR(505) 소자는 OFF 상태로 천이하게 된다.When the ON510 terminal, which is the switch output terminal, is in the low state during the ON state period of the NMOS 509 device, the SCR 505 device transitions to the OFF state.

NMOS(509) 소자의 OFF 상태 구간에서 Switch 출력 단자인 ON510 단자가 High 상태로 천이하게 되면 SCR(505) 소자는 이미 OFF상태로 천이되어 있었으므로 OFF 상태로 남아 있게 된다.In the OFF state section of the NMOS 509 device, when the ON510 terminal, which is the switch output terminal, transitions to the High state, the SCR 505 device has already transitioned to the OFF state, so it remains in the OFF state.

만약, 입력 단자(IN501)의 High Pulse 구간이 T0와 T2 사이 (ON Pulse Time )에 있으면, SCR(505) 소자의 ON 상태가 계속 유지될 수 있게 된다.If the High Pulse section of the input terminal IN501 is between T0 and T2 (ON Pulse Time), the ON state of the SCR 505 device can be maintained.

반면에 입력 단자(IN501)의 High Pulse 구간이 ON Pulse Time 구간보다 긴 T0와 T3 사이 (OFF Pulse Time)에 있으면, NMOS(509) 소자의 ON 동작에 의해 SCR(505) 소자는 OFF 상태로 남게 된다.On the other hand, if the high pulse section of the input terminal IN501 is between T0 and T3 (OFF Pulse Time) longer than the ON Pulse Time section, the SCR 505 device remains in the OFF state by the ON operation of the NMOS 509 device. do.

따라서, 입력 단자(IN501)의 High Pulse 구간의 설정 크기에 의해 Switch 출력 단자인 ON510의 ON 과 OFF 상태가 결정되는 동작 특징을 갖는다.
Therefore, the ON and OFF states of the ON510, which are switch output terminals, are determined by the set size of the High Pulse section of the input terminal IN501.

100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 제1 전력 공급 단자
200 입력 전원100 input power
101 transformer circuit
102 rectifier circuit
104 Zener diode
105 1st power supply terminal
200 input power

Claims (1)

ON Switch 동작과 OFF Switch 동작을 입력 Pulse 신호 유지 시간의 크기에 의해 제어되는 시간 제어 스위치 회로 장치에서,

입력 단자(IN501); 및
Switch 출력 단자인 ON510 단자로 구성되고,

저항 소자 R1(502)의 한쪽 단자는 상기 입력 단자(IN501)에 연결되고,
상기 저항 소자 R1(502)의 다른 쪽 단자는 제1 시간 지연 노드 TN503에 연결되고,
Capacitor 소자 C2(504)의 한쪽 단자는 상기 제1 시간 지연 노드 TN503에 연결되고,
상기 Capacitor 소자 C2(504)의 다른 쪽 단자는 공통의 접지 단자인 GND에 연결되고,
SCR(505)의 Gate 단자는 상기 제1 시간 지연 노드 TN503에 연결되고,
상기 SCR(505)의 Anode 단자는 상기 Switch 출력 단자인 ON510 단자에 연결되고,
상기 SCR(505)의 Cathode 단자는 공통의 접지 단자인 GND에 연결되고,
저항 소자 R3(506)의 한쪽 단자는 상기 입력 단자(IN501)에 연결되고,
상기 저항 소자 R3(506)의 다른 쪽 단자는 제2 시간 지연 노드 TN507에 연결되고,
Capacitor 소자 C4(508)의 한쪽 단자는 상기 제2 시간 지연 노드 TN507에 연결되고,
상기 Capacitor 소자 C4(508)의 다른 쪽 단자는 공통의 접지 단자인 GND에 연결되고,
NMOS(509)의 Gate 단자는 상기 제2 시간 지연 노드 TN507에 연결되고,
상기 NMOS(509)의 Drain 단자는 상기 Switch 출력 단자인 ON510 단자에 연결되고,
상기 NMOS(509)의 Source 단자는 공통의 접지 단자인 GND에 연결되고,
상기 입력 단자(IN501)에 T0 부터 T3 구간 동안 High Pulse가 입력될 때,
상기 입력 단자(IN501)의 High Pulse는 제1 시간 T1 만큼 지연되어 상기 제1 시간 지연 노드 TN503에 입력되고,
상기 제1 시간 지연 노드 TN503의 High Pulse 신호에 의해 상기 SCR(505) 소자는 ON 상태로 천이하고,
상기 SCR(505) 소자가 ON 상태로 천이되어 상기 Switch 출력 단자인 ON510 단자는 Low 상태로 천이하고,
상기 입력 단자(IN501)의 High Pulse는 제2 시간 T2 만큼 지연되어 상기 제2 시간 지연 노드 TN507에 입력되고,
상기 제2 시간 지연 노드 TN507의 High Pulse 신호에 의해 상기 NMOS(509) 소자는 ON 상태로 천이하고,
상기 NMOS(509) 소자의 ON 상태 구간 동안 상기 Switch 출력 단자인 ON510 단자가 Low 상태에 있게 되면 상기 SCR(505) 소자는 OFF 상태로 천이하고,
상기 입력 단자(IN501)의 High Pulse 구간이 상기 T0와 T2 사이 (ON Pulse Time )에 있으면, 상기 SCR(505) 소자의 ON 상태가 계속 유지될 수 있게 되고,
반면에 상기 입력 단자(IN501)의 High Pulse 구간이 상기 ON Pulse Time 구간보다 긴 T0와 T3 사이 (OFF Pulse Time)에 있으면, 상기 NMOS(509) 소자의 ON 동작에 의해 상기 SCR(505) 소자는 OFF 상태로 남게 되는 것을 특징으로 하는 시간 제어 스위치 회로 장치.
In a time control switch circuit device in which ON switch operation and OFF switch operation are controlled by the amount of input pulse signal holding time,

Input terminal IN501; And
It consists of ON510 terminal, which is a switch output terminal,

One terminal of the resistance element R1 502 is connected to the input terminal IN501,
The other terminal of the resistor element R1 502 is connected to the first time delay node TN503,
One terminal of the capacitor element C2 (504) is connected to the first time delay node TN503,
The other terminal of the capacitor element C2 (504) is connected to the common ground terminal GND,
The gate terminal of the SCR 505 is connected to the first time delay node TN503,
The Anode terminal of the SCR 505 is connected to the ON510 terminal, which is the switch output terminal,
Cathode terminal of the SCR (505) is connected to the common ground terminal GND,
One terminal of the resistor element R3 506 is connected to the input terminal IN501,
The other terminal of the resistor element R3 506 is connected to the second time delay node TN507,
One terminal of the capacitor element C4 (508) is connected to the second time delay node TN507,
The other terminal of the capacitor element C4 (508) is connected to the common ground terminal GND,
The gate terminal of the NMOS 509 is connected to the second time delay node TN507,
The drain terminal of the NMOS 509 is connected to the ON510 terminal, which is the switch output terminal,
The source terminal of the NMOS 509 is connected to the common ground terminal GND,
When High Pulse is input to the input terminal (IN501) from T0 to T3,
The high pulse of the input terminal IN501 is delayed by the first time T1 and is input to the first time delay node TN503,
The SCR 505 device transitions to the ON state by the high pulse signal of the first time delay node TN503,
The SCR 505 device transitions to the ON state, and the ON510 terminal, which is the switch output terminal, transitions to the Low state,
The high pulse of the input terminal IN501 is delayed by a second time T2 and input to the second time delay node TN507,
The NMOS 509 element transitions to the ON state by the high pulse signal of the second time delay node TN507,
When the ON510 terminal, which is the switch output terminal, is in the low state during the ON state period of the NMOS 509 device, the SCR 505 device transitions to the OFF state,
When the high pulse section of the input terminal IN501 is between (ON Pulse Time) between the T0 and T2, the ON state of the SCR 505 device can be maintained,
On the other hand, if the high pulse section of the input terminal IN501 is between (Top and T3) longer than the ON Pulse Time section (OFF Pulse Time), the SCR 505 device is turned on by the ON operation of the NMOS 509 device. Time control switch circuit device characterized in that it remains in the OFF state.
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