KR0131431Y1 - Signal debounce circuit - Google Patents
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Abstract
본 고안은 신호 디바운스 회로에 관한 것으로, 특히 입력 클럭의 주기를 조절하여 디바운스되는 신호의 펄스폭을 용이하게 조절하고자함으로 목적으로한 신호 디바운스 회로에 관한 것으로, 이러한 본 고안의 목적은 리세트 펄스에 따라 동작하고 입력 데이타가 하이일 때 이 값을 출력하는 제 1 내지 제 3 플립플롭과, 상기 입력데이타의 위상을 반전시키는 인버터와, 상기 리세트 펄스에 따라 상기 인버터에서 얻어진 데이타가 로우일 때 이 값을 출력하는 제 4 내지 제 6 플립플롭과, 상기 제 3 플립플롭 및 제 6 플립플롭에서 각각 얻어진 신호에 따라 그 출력을 달리하는 래치를 구비함으로써 달성된다.The present invention relates to a signal debounce circuit, and more particularly, to a signal debounce circuit aimed at easily adjusting a pulse width of a debounced signal by adjusting a period of an input clock. The first to third flip-flops that operate according to a set pulse and output this value when the input data is high, the inverter that inverts the phase of the input data, and the data obtained by the inverter according to the reset pulse are low. Is achieved by having a fourth to sixth flip-flop that outputs this value, and a latch that varies its output according to the signals obtained from the third and sixth flip-flops, respectively.
Description
제1도는 종래 신호 디바운스 회로 구성도.1 is a block diagram of a conventional signal debounce circuit.
제2도는 제1도의 각부 입·출력 파형도.2 is an input / output waveform diagram of each part of FIG.
제3도는 본 고안 신호 디바운스 회로 구성도.3 is a schematic diagram of a signal debounce circuit of the present invention.
제4도는 제 3 도의 각부 입·출력 파형도.4 is an input / output waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
106∼108 : 제 1 내지 제 3 플립플롭 109 : 인버터106 to 108: first to third flip-flops 109: inverter
110∼112 : 제4 내지 제 6 플립플롭 113 : 래치110 to 112: fourth to sixth flip-flops 113: latch
본 고안은 신호 디바운스 회로에 관한 것으로, 특히 클럭의 주기를 조절하여 디바운스 되는 신호의 펄스 폭을 용이하게 조절하고자한 신호 디바운스 회로에 관한 것이다.The present invention relates to a signal debounce circuit, and more particularly, to a signal debounce circuit that attempts to easily adjust the pulse width of a debounced signal by adjusting a clock period.
종래 신호 디바운스 회로는 첨부된 제1도에 도시된 바와같이, 입력되는 신호(IN)와 피이드백 되는 신호를 논리곱하여 출력하는 앤드게이트(100)와, 상기 입력되는 신호(IN)외 피이드백 되는 신호를 부정논리합하고 그 결과값으로 리세트 신호(RD)를 발생하는 노아게이트(101)와, 상기 노아게이트(101)에서 출력된 신호를 리세트 신호(RD)로 인가받고 입력되는 클럭(CLK)에 따라 입력신호(IN)를 읽는 제 1 플립플롭(102)과, 상기 앤드게이트(100)에서 출력된 신호(SD)와 상기 플립플롭(102)에서 각각 얻어진 신호를 논리합하는 오아게이트(103)와, 상기 입력클럭(CLK)를 위상 방전시키는 인버터(104)와, 상기 인버터(104)에서 얻어진 클럭에 따라 상기 오아게이트(103)에서 얻어진 신호를 읽는 제 2 플립플롭(105)으로 구성되었다.In the conventional signal debounce circuit, as shown in the attached FIG. 1, an AND gate 100 which logically multiplies and outputs an input signal IN and a feedback signal, and a feedback other than the input signal IN The NOR gate 101 generates the reset signal RD as a result of the negative logic sum of the signals, and the clock signal supplied from the NOA gate 101 as the reset signal RD is input. The first flip-flop 102 which reads the input signal IN according to CLK, and the OR gate which OR-combines the signals SD output from the AND gate 100 and the signals obtained from the flip-flop 102, respectively. 103, an inverter 104 which phase discharges the input clock CLK, and a second flip-flop 105 which reads a signal obtained from the oragate 103 according to a clock obtained from the inverter 104. It became.
이와같이 구성된 종래 신호 디바운스 회로의 동작을 첨부한 도면 제2도를 참조하여 상세히 설명하면 다음과 같다.The operation of the conventional signal debounce circuit configured as described above will be described in detail with reference to FIG. 2.
먼저 제2도의 (a)와 같은 입력신호(IN)가 앤드게이트(100), 노아게이트(101)의 한 입력단 및 제 1 플립플롭(102)의 입력단(D)에 각각 입력된다.First, an input signal IN as shown in FIG. 2A is input to the AND gate 100, the input terminal of the NOA gate 101, and the input terminal D of the first flip-flop 102, respectively.
이때, 제 2 플립플롭(105)의 출력상태가 로우이기에 앤드게이트(100)의 출력(SD)은 입력신호와 관계없이 (c)와 같이 로우상태가 된다.At this time, since the output state of the second flip-flop 105 is low, the output SD of the AND gate 100 becomes low as shown in (c) regardless of the input signal.
아울러 노아게이트(101)는 제 2 플립플롭(105)에서 피이드백 되는 신호와 입력신호(IN)를 부정논리합하고 그 결과값으로 제2도의 (d)와 같은 파형을 리세트 신호(RD)로 출력시켜 제1플립플롭(102)의 리세트 펄스 입력단(RD)에 인가한다.In addition, the NOR gate 101 negatively sums the signal fed back from the second flip-flop 105 and the input signal IN, and as a result, the waveform as shown in (d) of FIG. 2 is converted into the reset signal RD. The output is applied to the reset pulse input terminal RD of the first flip-flop 102.
따라서 제1플립플롭(102)은 상기 노아게이트(101)에서 얻어진 리세트 펄스(RD)가 로우인 상태에서 제2도의 (b)와 같은 입력클럭(CLK)에 따라 입력신호(IN)에 읽어들이게 된다.Therefore, the first flip-flop 102 reads the input signal IN according to the input clock CLK as shown in (b) of FIG. 2 while the reset pulse RD obtained from the NOA gate 101 is low. It will be.
만약, 상기 제1플립플롭(102)에 제2도의 (a)의 ①과 같은 신호가 입력되었을 경우 입력클럭(CLK)이 로우이기에 그 출력은 로우가 된다.If the first flip-flop 102 is input with a signal such as ① in FIG. 2A, the output is low because the input clock CLK is low.
상기 제 1 플립플롭(102)에서 출력된 신호는 오아게이트(103)의 한 입력단에 입력되며 상기 오아게이트(103)의 타입력단에는 상기 앤드게이트(100)에서 얻어진 제2도의 (c)와 같은 펄스가 입력된다.The signal output from the first flip-flop 102 is input to one input terminal of the oragate 103 and the type force terminal of the oragate 103 is the same as that of FIG. 2 (c) obtained from the AND gate 100. The pulse is input.
이에따라 오아게이트(103)는 이 두입력 신호를 논리합하여 제2도의 (e)와 같은 파형으로 출력 신호(Q1)를 출력하여 제 2 플립플롭(105)의 데이타 입력단(D)에 입력시킨다.Accordingly, the OR gate 103 combines the two input signals and outputs the output signal Q1 in the waveform as shown in (e) of FIG. 2 and inputs it to the data input terminal D of the second flip-flop 105.
상기 제 2 플립플롭(105)의 클럭(C)단에는 인버터(104)를 통해 입력클럭(CLK)를 위상 반전시킨 클럭이 입력되며 이에따라 상기 제 2 플립플롭(105)의 출력은 상기 입력클럭(C)이 하이인동안 데이타 입력단(D)을 통해 입력된 신호를 출력시키게 되고 로우인동안에는 그 출력역시 로우 상태가 된다.A clock obtained by inverting the input clock CLK through the inverter 104 is input to the clock C terminal of the second flip-flop 105. Accordingly, the output of the second flip-flop 105 is the input clock ( While C) is high, it outputs the signal input through the data input terminal D, and while it is low, its output is also low.
상기 제 2 플립플롭(105)에서 출력된 신호는 외부로 출력되어짐과 아울러 상기 앤드게이트(100) 및 노아게이트(101)에 각각 피이드백 된다.The signal output from the second flip-flop 105 is output to the outside and is fed back to the AND gate 100 and the NOA gate 101, respectively.
결론적으로, 입력신호(IN)가 제2도(a)의 ①과 같을 경우에 제 2 플립플롭(105)에 반전되어 입력되는 클럭(c)이 로우이기에 그 출력은 (f)와 같이 되며, 아울러 입력신호(IN)가 제2도(a)의 ②와 같은 경우에는 제 2 플립플롭(105)에 반전되어 입력되는 클럭(C)이 하이이기에 그 출력은 (f)와 같이 하이 상태를 유지한다.In conclusion, when the input signal IN is equal to 1 in FIG. 2A, the clock c inputted inverted to the second flip-flop 105 is low, so the output becomes (f). In addition, when the input signal IN is equal to (2) in FIG. 2A, the clock C inputted by being inverted to the second flip-flop 105 is high, and the output thereof remains high as shown in (f). do.
도면중 ㉠은 클럭의 최소지연 시간이고 ㉡은 최장지연 시간을 나타낸 것이다.In the figure, k is the minimum delay time of the clock and k is the longest delay time.
여기서 지연시간이란 입력의 변화가 출력으로 나타나는데 걸리는 시간을 의미한다.The delay time here means the time taken for a change in input to appear as an output.
그러나 이러한 종래 신호 디바운스 회로는 입력클럭이 10ms의 주기를 가졌을 경우 5∼10ms정도 지연되는데 이 디바운스되는 시간을 조절할 수 없으며 이에따라 회로에 오류가 발생하는 문제점이 있었다.However, in the conventional signal debounce circuit, when the input clock has a period of 10 ms, the delay time is about 5 to 10 ms. This debounce time cannot be adjusted, thereby causing an error in the circuit.
따라서 본 고안의 목적은 입력클럭의 주기를 조정하여 디바운스 되는 시간을 조절하도록 신호 디바운스 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a signal debounce circuit to adjust the debounce time by adjusting the period of the input clock.
이러한 본 고안의 목적은 리세트 펄스에 따라 동작하여 입력데이타가 하이일 경우 이 값을 출력하는 제 1 내지 제 3 플립플롭과, 상기 리세트 펄스에 따라 동작하여 입력 데이터가 로우일경우 이 값을 출력하는 제 4 내지 제 6 플립플롭과, 상기 제 3 플립플롭의 출력이 하이일 경우 하이를 출력하고 상기 제 6 플립플롭의 출력이 하이일 경우 로우를 출력하는 래치를 구비함으로써 달성되는 것을 이하 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The object of the present invention is to operate according to the reset pulse, the first to third flip-flop to output this value when the input data is high, and to operate this value when the input data is low by operating according to the reset pulse The fourth to sixth flip-flops for outputting and a latch for outputting a high when the output of the third flip-flop is high, and a low output when the output of the sixth flip-flop is high, Based on the accompanying drawings of the invention in detail as follows.
제3도는 본 고안 신호 디바운스 회로 구성도로서, 입력 데이타가 하이일 때 이 값을 출력하는 제 1 내지 제 3 플립플롭(106∼108)과, 입력데이타를 위상 반전시키는 인버터(109)와, 상기 인버터(109)에서 얻어진 데이타가 로우일때 이 값을 출력하는 제 4 내지 제 6 플립플롭(110∼112)과, 상기 제 3 플립플롭(108)의 출력이 하이일 때 하이를 출력하고 상기 제 6 플립플롭(112)의 출력이 하이일 때 로우를 출력하는 래치(113)로 구성한다.3 is a schematic diagram of a signal debounce circuit of the present invention, which includes first to third flip-flops 106 to 108 for outputting this value when input data is high, an inverter 109 for phase inverting input data, Fourth to sixth flip-flops 110 to 112 outputting this value when the data obtained by the inverter 109 is low, and high when the output of the third flip-flop 108 is high, 6 is configured as a latch 113 for outputting a low when the output of the flip-flop 112 is high.
이와같이 구성한 본 고안 신호 디바운스 회로의 작용, 효과를 첨부한 도면 제 4 도를 참조하여 상세히 설명하면 다음과 같다.The operation and effects of the inventive signal debounce circuit constructed as described above will be described in detail with reference to FIG. 4.
제2도의 (b)와 같은 클럭(CLK)이 제 1 내지 제 6 플립플롭(105∼108, 110∼112)에 각각 클럭신호로써 입력되어진다.The clock CLK as shown in FIG. 2B is input to the first to sixth flip flops 105 to 108 and 110 to 112 as clock signals, respectively.
이때, 제2도의 (a)와 같은 데이타는 제 1 내지 제 3 플립플롭(106∼108)에 리세트펄스로 각각 입력되어짐과 아울러 제 1 플립플롭(106)에 데이타로써 입력된다.At this time, data as shown in FIG. 2A is input to the first to third flip-flops 106 to 108 as reset pulses, and to the first flip-flop 106 as data.
따라서 제 1 플립플롭(106)는 상기 리세트 펄스(RD)가 하이일 경우 정상동작을 하여 입력데이타(IN)가 하이일 때 이 데이타값을 출력시킨다.Therefore, the first flip-flop 106 operates normally when the reset pulse RD is high, and outputs this data value when the input data IN is high.
마찬가지로 제 2 플립플롭(106)도 상기 리세트 펄스(RD)가 하이일 경우 정상동작을 하여 입력데이타(IN)가 하이일 때 이 데이타값을 출력시키게 되며 제 3 플립플롭(106)역시 전술한 제 1 및 제 2 플립플롭(106)(107)과 동일한 동작을 하게 된다.Similarly, the second flip-flop 106 operates normally when the reset pulse RD is high, and outputs this data value when the input data IN is high, and the third flip-flop 106 is also described above. The same operation as the first and second flip-flops 106 and 107 is performed.
상기에서 리세트 펄스(RD)가 로우일 경우 제 1 내지 제 3 플립플롭(106∼108)는 입력데이타와 관계없이 그 출력으로 로우를 출력시키게 된다.When the reset pulse RD is low, the first to third flip-flops 106 to 108 output a low to the output regardless of the input data.
한편 입력테이타(IN)는 인버터(109)를 통해 위상반전되어 제 4 내지 제 6 플립플롭(110∼110)의 리세트 펄스(RD)로 입력 되어짐과 아울러 제 4 플립플롭(110)에 데이타로써 입력된다.On the other hand, the input data IN is phase-inverted through the inverter 109 and input to the reset pulse RD of the fourth to sixth flip-flops 110 to 110, and the data is input to the fourth flip-flop 110 as data. Is entered.
이에따라 제 4 플립플롭(110)은 리세트 펄스(RD)가 하이일 때 입력데이타가 로우이면 이 데이타 값을 출력시키게 되며, 제 5 플립플롭(111)도 상기 제 4 플립플롭(110)과 동일하게 리세트 펄스(RD)가 하이일 때 입력데이타가 로우이면 데이타 값을 출력시키게 된다.Accordingly, the fourth flip-flop 110 outputs this data value when the input data is low when the reset pulse RD is high, and the fifth flip-flop 111 is the same as the fourth flip-flop 110. If the input data is low when the reset pulse RD is high, the data value is output.
마찬가지로 제 6 플립플롭(112)도 상기 제 4 및 제 5 플립플롭(110)(111)과 동일하게 동작한다.Similarly, the sixth flip-flop 112 operates in the same manner as the fourth and fifth flip-flops 110 and 111.
상기에서 리세트 펄스(RD)가 로우일 경우 제 4 내지 제 6 플립플롭(110∼112)은 입력데이타와 관계없이 그 출력으로 로우를 출력시키게 된다.When the reset pulse RD is low, the fourth to sixth flip-flops 110 to 112 output a low to the output regardless of the input data.
이와같이 동작하여 제 3 플립플롭(108)의 출력은 래치(113)의 세트 입력단(S)에 입력되고, 제 6 플립플롭(112)의 출력은 래치(113)의 리세트입력단(R)에 입력된다.In this manner, the output of the third flip-flop 108 is input to the set input terminal S of the latch 113, and the output of the sixth flip-flop 112 is input to the reset input terminal R of the latch 113. do.
상기 래치(113)는 상기 세트입력단(S)으로 입력되는 제 3 플립플롭(108)의 출력이 하이일 경우 그 출력으로 하이를 출력(OUT)시키게 되며, 상기 리세트입력단(R)으로 입력되는 제 6 플립플롭(112)의 출력이 하이일 경우 그 출력으로 로우를 출력(OUT)시키게 된다.When the output of the third flip-flop 108 input to the set input terminal S is high, the latch 113 outputs high to the output, and is input to the reset input terminal R. When the output of the sixth flip-flop 112 is high, the output is output to the output OUT.
또한, 상기 제 3 또는 제 6 플립플롭(108)(112)의 출력이 모두 하이일경우에는 그 출력으로 하이를 출력(OUT)시키게 되는 것이다.In addition, when the outputs of the third or sixth flip-flop 108, 112 are all high, the output is high.
결론적으로, 최초 래치(113)의 출력 데이타가 로우일 경우 제4도의 (a)에 도시한 B데이타는 제 2 플립플롭(107)까지 전달되었다가 사라지게 되며, C데이타는 제 5 플립플롭(111)까지 전달되었다가 사라지게 된다.In conclusion, when the output data of the first latch 113 is low, the B data shown in (a) of FIG. 4 is transferred to the second flip-flop 107 and disappears, and the C data is the fifth flip-flop 111. ) And then disappear.
만약, 입력테이타(IN)가 하이 상태로 (b)에 도시한 D점까지 연장되었을 경우 하이값이 제 3 플립플롭(108)까지 전달되어 제 3 플립플롭(108)의 출력은 제4도의 (d)와 같은 파형이 된다.If the input data IN is extended to the point D shown in (b) in the high state, the high value is transmitted to the third flip-flop 108, and the output of the third flip-flop 108 is shown in FIG. It becomes the same waveform as d).
아울러 입력테이타(IN)가 로우상태로 (b)에 도시한 E점까지 연장되었다면 인버터(109)로 위상 반전된 데이타가 제 6 플립플롭(112)까지 전달되어 제 6 플립플롭(112)의 출력은 제 4 도의 (e)와 같은 파형이 된다.In addition, if the input data IN is extended to the point E shown in (b) in the low state, data inverted in phase to the inverter 109 is transferred to the sixth flip-flop 112 to output the sixth flip-flop 112. Becomes a waveform as shown in FIG.
따라서 래치(113)의 최종 출력은 전술한 래치(113)의 동작 설명에 의거 제4도의 (c)와 같은 파형이 되는 것이다.Therefore, the final output of the latch 113 is a waveform as shown in FIG. 4C based on the operation of the latch 113 described above.
이상에서 상세히 설명한 바와같이 본 고안은 입력클럭의 주기를 조절하여 입력데이타중 일정폭이하의 신호를 제거함으로써 디바운스되는 시간을 자유자재로 조절할 수 있는 효과가 있다.As described in detail above, the present invention has the effect of freely adjusting the debounced time by removing a signal having a predetermined width or less out of the input data by adjusting the period of the input clock.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930014596U KR0131431Y1 (en) | 1993-07-31 | 1993-07-31 | Signal debounce circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930014596U KR0131431Y1 (en) | 1993-07-31 | 1993-07-31 | Signal debounce circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004969U KR950004969U (en) | 1995-02-18 |
| KR0131431Y1 true KR0131431Y1 (en) | 1999-03-20 |
Family
ID=19360384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019930014596U KR0131431Y1 (en) | 1993-07-31 | 1993-07-31 | Signal debounce circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0131431Y1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012008629A1 (en) * | 2010-07-13 | 2012-01-19 | Ro Soonghwan | Debounce switching element incorporating a debounce circuit |
-
1993
- 1993-07-31 KR KR2019930014596U patent/KR0131431Y1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012008629A1 (en) * | 2010-07-13 | 2012-01-19 | Ro Soonghwan | Debounce switching element incorporating a debounce circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004969U (en) | 1995-02-18 |
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