KR890003240Y1 - Rasor printer for screen magnification device - Google Patents

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KR890003240Y1 KR2019860006395U KR860006395U KR890003240Y1 KR 890003240 Y1 KR890003240 Y1 KR 890003240Y1 KR 2019860006395 U KR2019860006395 U KR 2019860006395U KR 860006395 U KR860006395 U KR 860006395U KR 890003240 Y1 KR890003240 Y1 KR 890003240Y1
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Abstract

내용 없음.No content.

Description

레이저 프린터의 고해상도 화상확대장치High Resolution Image Magnifier for Laser Printers

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 제l도 각부의 파형도.2 is a waveform diagram of each part of FIG.

제3도는 레이저 프린터의 프린트 예로서, (a)는 확대전의 프린트 예, (b)는 종래 확대화상의 프린트 예, (c)는 본 고안에 따른 확대화상의 프린트 예3 is a printing example of a laser printer, (a) is a printing example before enlargement, (b) is a printing example of a conventional enlarged image, (c) is a printing example of an enlarged image according to the present invention

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

SH1-SH4: 시프트레지스티 FF1-FF6: 플립플롭SH 1 -SH 4 : Shift Register FF 1 -FF 6 : Flip-Flop

OR1: 오아게이트 AND1,AND2: 앤드게이크OR 1 : ORA gate AND 1, AND 2 : AND GAKE

I1-I3: 인버터 1 : 화상데이타발생부I 1 -I 3 : Inverter 1: Image data generator

2 : 2분주카운터2: 2 min counter

본 고안은 레이저 프린터의 고해상도 화상확대 장치에 관한 것으로 특히 프린트 할 행의 데이타를 그의 인접행의 데이타와 연관하여 재구성하여 프린트함으로써, 화상확대시 해상도가 감소되는 것을 해결한 레이저 프린터의 고해상도 화상확대 장치에 관한 것이다.The present invention relates to a high resolution image magnification device of a laser printer, and in particular, a high resolution image magnification device of a laser printer which solves a reduction in resolution when an image is enlarged by reconstructing and printing data of a row to be printed in association with data of an adjacent row. It is about.

종래 레이저 프린터의 화상확대 장치는 화상을 종횡으로 확대하기 위하여 중앙처리장치(CPU)가 데이타를 처리하여 확대시킨 데이타를 비디오 메모리에 기억시켜 사용하는 소프트웨어적인 방법과 프린트할 화상정보데이타를 저장하고 있는 비디오 메모리부터의 병렬데이타를 읽어 직렬 데이타로 변환시키는 시프트 레지스터에 인가되는 도트클럭을 두배느리게 하여 가로 방향으로 두배 확대시키고, 세로 방향으로는 어드레스 제어회로에서 한열을 두번 스캔하도록 해줌으로써 확대화상을 얻는 하드웨어적인 방법을 이용하여 화상을 확대하였다.[0002] The image magnification apparatus of a conventional laser printer stores a software method of storing and using the data processed by the central processing unit (CPU) in a video memory in order to enlarge an image vertically and horizontally, and storing image information data to be printed. Double the dot clock applied to the shift register that reads the parallel data from the video memory and converts it into serial data. The image was enlarged using a hardware method.

그러나, 이러한 종래의 화상확대 장치는 단순히 화상을 전체적으로 확대하는 것만의 장치로서 확대화상을 얻는반면 해상도가 떨어지게 되는 단점이 있있다.However, such a conventional image magnification device is a device that simply enlarges an image as a whole, and has a disadvantage in that resolution is reduced while obtaining an enlarged image.

본 고안은 이러한 종래의 단점을 감안하여, 화상을 확대하여 프틴트함에 있어 프린트할 행의 데이타를 그 전후 행의 데이타와 관련시켜 프린트할 데이타의 전후에 일부 데이타를 추가함으로써 확대화상을 프린트함에 해상도가 높은 화상을 얻도록 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.In view of the above disadvantages, the present invention provides a resolution for printing an enlarged image by adding some data before and after the data to be printed by associating the data of the row to be printed with the data of the before and after rows when the image is enlarged and printed. Is designed to obtain a high image, described in detail by the accompanying drawings as follows.

비디오 메모리로부터 화상 데이타를 병렬로 출력시키는 화상데이타발생부(1)의 출력단자는 클럭펄스단자(CP)에 2분주카운터(2)의 출력단자가 접속된 시프트레지스터(SH1)(SH2)의 입력단자(D)에 접속하고, 그시프트레지스터 (SH1) (SH2)의 출력단자(Q)는 도트클럭단자(CLKD)가 클럭펄스단자(CP)에 접속된 시프트레지스터(SH3)(SH4)의 입력단자(D)에 각기 접속하여 시프트레지스터(SH3)의 출력단자(Q2)(Q5)는 각기 플립플롭(FF1)(FF2)의 클럭펄스단자(CP)에 접속함과 아울러 인버터(I1)(I2)를 통해 플립플릅(FF4)(FF5)의 클럭펄스단자(CP)에 각기 접속하며 리세트단자 ()는 상기 플립플롭(FF2)(FF5)의 부출력단자()와 함께 앤드게이트(AND1)(AND2)의 입력단자에 각기 접속하여 그 앤드 게이트(AND1)(AND2)의 출력단자는 상기 플립플롭(FF1)(FF4)의 리세트단자()에 접속하고, 플립플롭(FF1)(FF4)의 정출력단자(Q)는 플립플롭(FF2)(FF5) 의 리세트단자()에 접속함과 아울러 상기 시프트레지스터(SH4)의 출력단자(Q5)가 클럭펄스단자(CP)에 접속된 플립플롭(FF3)의 리세트단자() 및 시프트레지스터(SH4)의 출력단자(Q1)가 인버터(I3)를 통해 클럭펄스단자(CP)에 접속된 플립플롭(FF6)의 리세트단자()에 각기 접속하여 그 플립플릅(FF3)(FF6)의 정출력단자(Q)는 상기 시프트레지스트(SH3)의 출력단자(Q4)와 함께 오아게이트(OR1)의 입력단자에 접속하여 그 오아게이트(OR1)의 출력단자는 비디오신호출력단자(VS0)에 접속한것으로, 상기에서 시프트레지스터(SH1)에는 프린트할 행이 화상 데이타가 병렬로 입력되고, 시프트레지스트(SH2)에는 비교행의 화상데이타가 병렬로 입력되는 바여기서 비교행이라 함은 프린트할 행이 새로운 행의면 그 전(前)의 행을 말하고, 같은 행을 두번 프린트하는 중이면 그 다음행을 뜻한다. 또한 시프트레지스터(SH1)(SH2)는 데이타의 병렬/직렬 변환을 하고 시프트레지스터(SH3) (SH4)는 데이타의 직렬/병렬 변환을 하게되며, 시프트레지스티(SH3)(SH4)의 출력단자(Q1-Q5)로 부터는 그의 입력단자(D)를 통해 입력된 신호가 각기 1도트클럭 내지 5도트 클럭씩 지연된 신호가 출력되게 된다.The output terminal of the image data generator 1 for outputting the image data in parallel from the video memory is input to the shift register SH 1 (SH 2 ) in which the output terminal of the dividing counter 2 is connected to the clock pulse terminal CP. terminal connected to (D), and the shift register (SH 1) (SH 2) the output terminal (Q) is a shift register (SH 3) connected to a dot clock terminal (CLK D) the clock pulse terminals (CP) of ( the output terminal (Q 2) (Q 5) are each clock pulse terminals (CP) of the flip-flop (FF 1) (FF 2) of the shift register (SH 3) and each connected to an input terminal (D) of the SH 4) The inverter is connected to the clock pulse terminal CP of the flip-flop FF 4 and FF 5 through the inverter I 1 and I 2 . ) Is a sub-output terminal of the flip-flop (FF 2 ) (FF 5 ) ) Are connected to the input terminals of the AND gate AND 1 and AND 2 , respectively, and the output terminals of the AND gate AND 1 and AND 2 are reset terminals of the flip-flop FF 1 and FF 4 . ), And the positive output terminal Q of the flip-flop FF 1 (FF 4 ) is connected to the reset terminal of the flip-flop FF 2 (FF 5 ) ), And the reset terminal (FF 3 ) of the flip-flop (FF 3 ), in which the output terminal Q 5 of the shift register SH 4 is connected to the clock pulse terminal CP. ) And the reset terminal (FF 6 ) of the flip-flop (FF 6 ) connected to the clock pulse terminal (CP) via the output terminal (Q 1 ) of the shift register (SH 4 ) through the inverter (I 3 ). ) And the positive output terminal Q of the flip flop FF 3 and FF 6 together with the output terminal Q 4 of the shift resist SH 3 to the input terminal of the OR gate OR 1 . The output terminal of the OR gate 1 is connected to the video signal output terminal VS 0. In the above-described shift register SH 1 , the image data to be printed is input in parallel, and the shift register SH 2 ), The image data of the comparison line is input in parallel, where the comparison line means the previous line if the line to be printed is a new line, and the next line if the same line is being printed twice. do. In addition, the shift register (SH 1 ) (SH 2 ) performs parallel / serial conversion of data, and the shift register (SH 3 ) (SH 4 ) performs serial / parallel conversion of data, and the shift register (SH 3 ) (SH From the output terminals (Q 1 -Q 5 ) of 4 ) is a signal delayed by one dot clock to 5 dots clock is respectively output through the input terminal (D) thereof.

도면중 미설명부호 Vcc는 전원단자로서 일정 고전위가 인가된다.In the figure, reference numeral Vcc is applied with a constant high potential as a power supply terminal.

이와같이 구성한 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured in this way as follows.

화상데이타발생부(D)로 부터 프린트할 행의 화상데이타가 시프트레지스터(SH1)의 입력단자(D)에 병렬로 입력되고, 비교행의 화상데이타가 시프트레지스터(SH2)의 입력단자(D)에 병렬로 입력되면, 이 입력데이타는 2분주카운터(2)를 통해 2배 느려진 도트클럭에 따라 시프트레지스터(SH1)(SH2)에서 직력 데이타로 변환되어 시프트레지스터 (SH3) (SH4)의 입력단자에 인가하게 된다. 이때 시프트레지스터(SH1)로 부터 출력되는 프린트할 행의 화상데이타 신호가 제2도 (a)에 도시한 바와같은 신호이고, 시프트레지스티(SH2)로 부터 출력되는 비교행의 화상데이타 신호가 제2도 (b)에 도시한 바와같은 신호라고 한다.The image data of the row to be printed is input in parallel to the input terminal D of the shift register SH 1 from the image data generating unit D, and the image data of the comparison row is input terminal of the shift register SH 2 ( When inputted in parallel to D), this input data is converted into linear data from the shift register (SH 1 ) (SH 2 ) according to the dot clock which is doubled through the dividing counter (2) and shifted to the shift register (SH 3 ) ( SH 4 ) is applied to the input terminal. At this time, the image data signal of the row to be printed which is output from the shift register SH 1 is the signal as shown in Fig. 2 (a), and the image data signal of the comparison row which is output from the shift register SH 2 . Is a signal as shown in Fig. 2 (b).

이와같은 화상데이타신호 [제2도 (a)]가 시프트레지스터(SH1)로 부터 시프트레지스터(SH3)로 인가될때, 확대 화상의 해상도를 높이기 위해서는 프린트할 행의 신호[제2도 (a)]에서 프린트되는 신호 부분의 전후 시점즉 3,8,13,16,17 및 24 위치에서 원래의 신호에 1도트신호를 첨가해야되는지를 비교행의 화상데이타신호 [제2도(b)]와 관련하여 결정해야 한다.When such an image data signal [Fig. 2 (a)] is applied from the shift register SH 1 to the shift register SH 3 , in order to increase the resolution of the enlarged image, the signal of the row to be printed [Fig. Image data signal in the comparison row [Fig. 2 (b)] whether or not one dot signal should be added to the original signal at the front and back of the signal portion that is printed at 3, 8, 13, 16, 17, and 24 positions. Decisions must be made in relation to

제2도 (a)에 도시한 바와같은 프린트할 행의 화상데이타의 신호가 시프트레시스터(SH3)의 (D)에 인가됨에 따라 그의 출력단자(Q2)(Q5)로 부터는 입력신호[제2도 (a)]가 각각2도트클럭 및 5도트클럭지연된 신호가 출력된다 [제2도 (c) (d)]. 이 출력된 신호는 플립플롭(FF1)(FF2)의 클럭펄스단자(CP)에 인가되어 플립플롭(FF1)의 출력신호는 시프트레시스터(SH3)의 출력단자(Q2)로부터 출력되는 신호[제2도 (c)]의 상승시점에서 트리거되고, 한편 시프트레지스터(SH3)의 출력단자(Q2)로부터 출력되는 신호[제2도 (c)]의 상승시점에서 트리거되고, 한편 시프트레지스터(SH3)의 출력단자(Q5)로 부터 출력되는 신호[제2도 (d)]의 상승시점에서 플림플롭(FF2)의 부출력단자()로 부터 저전위 신호가 출력되어 앤드게이트(AND1)를 통해 저전위신호가 상기 플립플롭(FF1)의 리세트단자 ()에 인가되므로 상기 플립플롭(FF1)의 출력신호는 시프트레지스터(SH3)의 출력단자(Q5)로 부터 출력되는 신호[제2도(d)]의 상승시점에서 트리거되어 결국 제2도 (e)에 도시한 바와같은 신호가 출력되고, 이 신호는 플립플롭(FF3)의 리세트단자(R)에 인가 된다.As the signal of the image data of the row to be printed as shown in Fig. 2 (a) is applied to (D) of the shift register SH 3 , the input signal from its output terminals Q 2 and Q 5 is [Fig. 2 (a)] outputs the signals delayed by 2 dots and 5 dots, respectively (Fig. 2 (c) (d)). The output signal from the flip-flop (FF 1) clock pulse terminal is applied to the (CP) flip-flop output terminal (Q 2) of the output signal is provided with a shift rail Sister (SH 3) of (FF 1) of (FF 2) Triggered on the rising point of the output signal [FIG. 2 (c)], while triggering on the rising point of the signal [FIG. 2 (c)] output from the output terminal Q 2 of the shift register SH 3 , and On the other hand, the sub-output terminal of the flip-flop FF 2 at the time when the signal [FIG. 2 (d)] output from the output terminal Q 5 of the shift register SH 3 rises. The low potential signal is outputted from) and the low potential signal is transmitted through the AND gate AND 1 to reset terminal (F1) of the flip-flop (FF 1 ). ), The output signal of the flip-flop FF 1 is triggered at the rising point of the signal [FIG. 2 (d)] output from the output terminal Q 5 of the shift register SH 3 , and thus the second signal A signal as shown in Fig. (E) is output, and this signal is applied to the reset terminal R of the flip-flop FF 3 .

따라서, 플립플롭(FF3)의 정출력단자(Q)로부터 출력되는 신호는 그의 리세트단(()에 인가되는 신호[제2도(e)]가 고전위인 동안 상기 시프트레지스터(SH4)의 출력단자(Q5)로부터 그의 클럭펄스단자(CP)에 인가되는제2도 (f)에 도시한 바와같은 신호가 저전위에서 고전위로 변하는 상승시점에서 트리거되어 제2도 (g)에 도시한 바와 같은 신호로 오아케이트(OR1)의 입력단자에 입력된다.Therefore, the signal output from the positive output terminal Q of the flip-flop FF 3 has its reset terminal (( Fig. 2 (f) applied to the clock pulse terminal CP thereof from the output terminal Q 5 of the shift register SH 4 while the signal applied to Fig. 2 (e) is high potential. One signal is triggered at the time of rising from low potential to high potential and is input to the input terminal of the ocate OR 1 as a signal as shown in FIG.

이와같은 방법으로 플립플롭(FF4) (FF5) 의 클럭펄스단자(CP) 에는 시프트레지스터 (SH3) 의 출력단자(Q2) (Q3)로 부터의 신호[제2도 (c)(d)]가 인버터(I1)(I2)를 통해 반전되어 인가되므로 플립픕롭(FF4)의 출력신호는 시프트레지스터(SH3)의 출력단자(Q2)(Q5)의 신호[제2도 (c)(d)]의 하강시점에서 트리거되어 제2도 (h)에 도시한 바와같은 신호로 플립플롭(FF6)의 리세트단자()에 인가 된다.In this way, the signal from the output terminal Q 2 (Q 3 ) of the shift register SH 3 is supplied to the clock pulse terminal CP of the flip-flop FF 4 (FF 5 ) [Fig. 2 (c)]. (d)] is applied inverted through the inverter I 1 (I 2 ), so that the output signal of the flip-flop FF 4 is the signal [of the output terminal Q 2 (Q 5 ) of the shift register SH 3 . FIG. 2 (c) (d)] is triggered at the falling time point and the reset terminal of the flip-flop FF 6 with a signal as shown in FIG. Is applied.

이때 플립플롭(FF6)의 클럭단자(CP)에는 시프트레지스터(SH)의 출력단자(Q1)의 신호가 인버터(I3)를 통해 반전된 신호[제2도 (i)]가 인가되므르 플립플롭(FF6)는 그의 리세트단자()에 인가되는 신호 [제2도 (h)]와 그의 클럭펄스단자(CP)에 인가되는 신호[제2도 (i)]에 따라 제2도 (j)에 도시한 바와같은 신호를 출력하여 상기 오아게이트(OR)에 입력하게 된다. 이와같이하여 오아게이트(OR1)에는 시프트레지스트(SH3)의 출력단자(Q)로 부터 출력되는 신호[제2도 (k)]와 플립플롭(FF3) (FF6)의 출력신호[제2도 (g)(j)]가 입력되고, 오아게이트(OR1)는 상기의 입력신호를 오아링하여 제2도(l)에 도시한 바와같은 최종 비디오 신호를 비디오신호출력단자(VS0)를 통해 출력하게 된다.In this case, a signal [FIG. 2 (i)] in which the signal of the output terminal Q 1 of the shift register SH is inverted through the inverter I 3 is applied to the clock terminal CP of the flip-flop FF 6 . Le flip-flop (FF 6 ) has its reset terminal ( According to the signal [FIG. 2 (h)] applied to the signal) and the signal [FIG. 2 (i) applied to the clock pulse terminal CP thereof), and output the signal as shown in FIG. Input to the oragate OR. In this manner, the oar gate OR 1 has a signal [FIG. 2 (k)] output from the output terminal Q of the shift resist SH 3 and an output signal [F] of the flip-flop FF 3 (FF 6 ). 2 (g) (j)] is inputted, and the OR gate OR 1 outputs the final video signal as shown in FIG . Will be printed via

즉 프린트하고자 하는 행의 화상데이타신호가 제2도 (a)에 도시한 바와같은 신호이고, 비교행의 신호가 제2도(b)에 도시한 바와 같은 신호일때 프린트할 행의 프린트 데이타 신호의 전후 즉 3,8,13,16,17 및 24의 위치에 1도트를 첨가할 것인지의 여부를 결정함에 있어 상기 3,8 및24의 위치에는 비교행의 데이타 신호가 고전위로서 존재하고 나머지 13,16 및 17의 위치에는 비교행의 데이타가 존재하지 않으므로 결국 프린트되는 최종 화상데이타 출력신호는 원프린트 행의 데이타신호[제2도 (a)]에 비교행과 관련하여 3,8 및 24의 위치에 1도트가 첨가된 신호가 최종 출력되어 고해상도의 확대화상을 얻게된다.That is, when the image data signal of the row to be printed is a signal as shown in Fig. 2 (a), and the signal of the comparison row is a signal as shown in Fig. 2 (b), In deciding whether to add one dot to the front and back, i.e., 3, 8, 13, 16, 17 and 24, the data signal of the comparison row exists as the high potential at the positions of 3, 8 and 24 and the remaining 13 Since the data of the comparison row does not exist at positions 16 and 17, the final image data output signal that is eventually printed is the data signal of the one print row [FIG. 2 (a)]. The signal with one dot added to the position is finally output to obtain a high resolution magnified image.

여기서 출력신호 [제2도 (l)]가 원신호 [제2도 (a)]에 비해 4도트 클럭지연되어 출력되는 것은 원신호가 4도트클럭지연된 시프트레지스터(SH3)의 출력단자(Q1)의 신호[제2도 (k)]에 도트신호가 첨부되어 출력되기 때문이다.The output terminal of the output signal [FIG. 2 (l)] is an original signal [FIG. 2 (a)] 4 dot clock delay is not an original signal of 4 dot clock delay shift register (SH 3) that is output compared to the (Q This is because a dot signal is attached to the signal 1 ) (FIG.

Claims (1)

비디오 메모리로부터 화상 데이타를 병렬로 출력시키는 화상 데이타발생부(1)의 출력단자는 클럭펄스단자(CP)에 2분주카운터(2)의 출력단자가 접속된 시프트레지스터(SH1)(SH2)의 입력단자 (D)에 접속하고, 그시프트레지스터(SH1) (SH2)의 클럭단자(Q)는 도트클럭단자(CLKD)가 클럭펄스단자(CP)에 접속된 시프트레지스터(SH3)(SH4)의 입력단자(D)에 각기 접속하여 시프트레지스터(SH3)의 출력단자(Q2)(Q5)는 각기 플립플롭(FF1)(FF2)의 클럭펄스단자(CP)에 접속함과 아울러 인버터(I1)(I2)를 통해 플립플롭(FF4) (FF5)의 클럭펄스단자(CP)에 각기 접속하며 리세트단자()는 상기 플립플롭(FF2) (FF5)의 부출력단자()와 함께 앤드게이트(AND1)(AND2)의 입력단자에 각기 접속하여 그 앤드게이트(AND1)(AND2)의 출력단자는 상기 플립플롭(FF1)(FF4)의 리세트단자()에 접속하고, 플립플롭(FF1)(FF4)의 정출력단자(Q)는 플립플롭(FF2)(FF5)의 리세트단자()에 각기 접속함과 아울러 상기 시프트레지스터(SH4)의 출력단자(Q1)가 클럭펄스단자(CP)에 접속된 플립플롭(FF4)의 리세트단자() 및 시프트레지스터(SH4)의 출력단자(Q1)가 인버터(I3)를 통해 클럭펄스단자(CP)에 접속된 플립플롭(FF,)의 리세트단자()에 각기 접속하여 그 플립플롭(FF3)(FF6)의 정출력단자(Q)는 상기 시프트레지스터(SH3)의 출력단자(Q4)와 함께 오아게이트(OR4)의 입력단자에 접속하여 그 오아게이트(OR1)의 출력단자는 비디오 신호 출력단자(VS0)에 접속하여 구성함을 특징으로 하는 레이저 프린터의 고해상도 화상확대장치.The output terminal of the image data generator 1 for outputting the image data in parallel from the video memory is input to the shift register SH 1 (SH 2 ) in which the output terminal of the two-division counter 2 is connected to the clock pulse terminal CP. terminal connected to (D), and the shift register (SH 1) clock terminal (Q) of (SH 2) is a dot clock terminal (CLK D) is a shift register (SH 3) connected to the clock pulse terminals (CP) ( the output terminal (Q 2) (Q 5) are each clock pulse terminals (CP) of the flip-flop (FF 1) (FF 2) of the shift register (SH 3) and each connected to an input terminal (D) of the SH 4) The inverter is connected to the clock pulse terminal CP of the flip-flop FF 4 and FF 5 through the inverter I 1 and I 2 . ) Is the sub-output terminal of the flip-flop (FF 2 ) (FF 5 ) ) And the AND gate (AND 1) (and each connected to the input terminal of the AND 2) the AND gate (AND 1) (An output terminal of AND 2) with a reset terminal of the flip-flop (FF 1) (FF 4) ( ), And the positive output terminal Q of the flip-flop FF 1 (FF 4 ) is connected to the reset terminal of the flip-flop FF 2 (FF 5 ) ), And the reset terminal (FF 4 ) of the flip-flop (FF 4 ) whose output terminal Q 1 of the shift register SH 4 is connected to the clock pulse terminal CP. ) And the reset terminal of the flip-flop (FF,) connected to the clock pulse terminal CP through the output terminal Q 1 of the shift register SH 4 through the inverter I 3 . ) And the positive output terminal Q of the flip-flop FF 3 (FF 6 ) together with the output terminal Q 4 of the shift register SH 3 to the input terminal of the OR gate OR 4 . And an output terminal of the oragate (OR 1 ) connected to the video signal output terminal (VS 0 ).
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