KR900007002Y1 - Circuit for generating scan start signal and dot clock signal - Google Patents

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KR900007002Y1 KR2019870024562U KR870024562U KR900007002Y1 KR 900007002 Y1 KR900007002 Y1 KR 900007002Y1 KR 2019870024562 U KR2019870024562 U KR 2019870024562U KR 870024562 U KR870024562 U KR 870024562U KR 900007002 Y1 KR900007002 Y1 KR 900007002Y1
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Abstract

내용 없음.No content.

Description

스캔시작신호 및 도트클럭신호 발생회로Scan start signal and dot clock signal generation circuit

제1도는 종래의 발생회로도.1 is a conventional generation circuit diagram.

제2도는 본 고안의 발생회로도.2 is a generation circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,12 : 래치 13-15,18 : 카운터11,12: Latch 13-15,18: Counter

16 : 클럭발생기 17,19,20 : 플립플롭16: clock generator 17, 19, 20: flip-flop

I1: 인버터 OR1: 오아게이트I 1 : Inverter OR 1 : Oagate

OPC1,OPC2: 출력포트 제어신호 DB : 데이타 버스OPC 1 , OPC 2 : Output port control signal DB: Data bus

CLK : 클럭신호 SOS : 스캔시작신호CLK: Clock signal SOS: Scan start signal

: 빔감지신호 DCLK : 도트클럭신호 : Beam detection signal DCLK: Dot clock signal

Vcc : 전원단자Vcc: Power Terminal

본 고안은 레이저 프린터가 데이터신호를 프린팅할 경우에 기본신호로 사용하는 스캔지자신호와 도트클럭신호를 발생하는 스캔시작신호 및 도트클럭신호 발생회로에 관한 것이다.The present invention relates to a scan start signal and a dot clock signal generation circuit for generating a dot clock signal and a scan indicator signal used as a basic signal when a laser printer prints a data signal.

종래의 발생회로는 제1도에 도시된 바와같이 빔감지신호가 모노멀티(1)의 트리거단자및 플립플롭(2)의 리세트단자에 인가되게 하고, 모노멀티(1)의 출력단자는 플립플롭(2)의 클럭단자(CK2)에 접속하여 플립플롭(2)의 출력단자(Q2)로 스캔시작신호(SOS)를 출력함과 아울러 그 출력단자(Q2)를 카운터(4)의 리세트단자에 접속하며, 카운터(4)의 클럭단자(CK4)에는 클럭발생기(3)에서 출력하는 클럭신호(CLK)가 인가되게 하여 카운터(4)의 출력단자(Q4)로 클럭신호(CLK)를 1/4 또는 1/8분주한 도트클럭신호(DCLK)를 출력하게 구성하였다.The conventional generation circuit has a beam detection signal as shown in FIG. Is the trigger terminal of monomulti (1) And reset terminals of the flip-flop 2 Output terminal of the mono-multi (1) Is a flip-flop (2), a clock terminal (CK 2) flip-flop (2) the output terminal (Q 2) to start scan signal (SOS) to the output bin with the addition that the output terminal (Q 2) of the connected to the counter ( 4), reset terminal The clock signal CLK output from the clock generator 3 is applied to the clock terminal CK 4 of the counter 4 so that the clock signal CLK is output to the output terminal Q 4 of the counter 4. Is configured to output a dot clock signal DCLK divided by 1/4 or 1/8.

제1도는 도면 설명중 미설명부호 R1및 C1은 모노멀티(1)의 시정수를 결정하는 저항 및 콘덴서이고, Vcc는 전원단자이다.1, reference numerals R 1 and C 1 in the description of the drawings denote resistors and capacitors for determining the time constant of the monomulti 1, and Vcc is a power supply terminal.

이와같이 구성된 종래의 발생회른 전원단자(Vcc)에 전원이 인가되고, 클럭발생기(3)가 클력신호(CLK)를 발생하여 카운터(4)의 클럭단자(CK4)에 인가되며, 레이저 프린터가 데이타신호의 프린팅을 시작함에 따라 레이저 프린터 엔진으로부터 수평동기신호에 해당되는 저전위의 빔감지신호(BD)가 입력되어 모노멀티(1)의 트리거단자및 플립플롭(2)의 리세트단자에 인가되면, 모노멀티(1)는 트리거되어 출력단자로 저전위를 출력하고, 플립플롭(2)은 리세트되어 출력단자(Q4)로 저전위를 출력하게 되므로 카운터(4)는 리세트되어 도트클럭신호(DCLK)를 출력하지 않게 된다.The power is applied to the conventionally generated power supply terminal Vcc configured as described above, the clock generator 3 generates the clock signal CLK and is applied to the clock terminal CK 4 of the counter 4, and the laser printer generates data. As the printing of the signal starts, the low potential beam detection signal BD corresponding to the horizontal synchronizing signal is input from the laser printer engine to trigger the terminal of the mono multi. And reset terminals of the flip-flop 2 When is applied to, the mono multi (1) is triggered to output terminal The low potential is output, and the flip-flop 2 is reset to output the low potential to the output terminal Q 4 , so that the counter 4 is reset to not output the dot clock signal DCLK.

이와같은 상태에서 고전위의 빔감지신호가 입력되어 플립플롭(2)의 리세트가 해제되고, 저항(R1) 및 콘덴서(C1)의 시정수 시간이 경과되면, 모노멀티(1)는 출력단자로 고전위의 스캔시작신호(SOS)를 출력하고, 그 출력한 스캔시작신호(SOS)는 카운터(4)의 리세트 단자에 인가되어 카운터(4)의 리세트가 해제되므로 카운터(4)는 클럭발생기(3)의 클럭신호(CLK)를 카운트하여 1/4 또는 1/8 분주한 도트클럭 신호(DCLK)를 출력하게 된다.In this state, high potential beam detection signal Is input to reset the flip-flop 2, and when the time constant time of the resistor R 1 and the capacitor C 1 elapses, the mono multi 1 output terminal. Outputs the high-potential scan start signal (SOS), and the output scan start signal (SOS) is a reset terminal of the counter (4). Since the counter 4 is reset to release the counter 4, the counter 4 counts the clock signal CLK of the clock generator 3 to output a 1/4 or 1/8 divided dot clock signal DCLK. do.

그러나, 이와같은 종래의 발생회로는 그 구성이 간단한 반변에 빔감지신호와 도트클럭신호(DCLK)를 동기시키기 위한 기술이 요구된다. 즉, 빔가머지신호는 레이저 프린터엔진으로부터 입력되고, 클럭발생기(3)는 리세트시킬 수 없으므로 빔감지신호에 따라 발생되는 스캔시작신호(SOS)로 카운터(4)를 리세트시키면서 카운터(4)가 클럭발생기(3)의 클럭신호(CLK)를 카운트하여 도트클럭신호(DCLK)를 출력하게 하고 있으나, 이와같은 경우에 도트클럭신호(DCLK)가 클럭신호(CLK)를 1/8 분주한 신호라고 가정하면, 빔감지신호와 최대로 1/8도트의 오차가 발생하고, 그 오차는 빔감지신호에 따라 스캔시작신호(SOS)가 정확히 출력될 경우에 가능하고, 실제로는 모노멀티(1)의 시정수 오차까지 발생하게 되는 결함이 있었다.However, such a conventional generating circuit has a beam sensing signal on the half side of which the configuration is simple. A technique for synchronizing with the dot clock signal DCLK is required. That is, the beam Garage signal Is input from the laser printer engine, and the clock generator 3 cannot be reset so that the beam detection signal The counter 4 counts the clock signal CLK of the clock generator 3 while outputting the dot clock signal DCLK while resetting the counter 4 with the scan start signal SOS generated according to FIG. In this case, assuming that the dot clock signal DCLK is a signal divided by 1/8 of the clock signal CLK, the beam detection signal And an error of up to 1/8 dot occurs, and the error is the beam detection signal. This is possible when the scan start signal SOS is outputted correctly, and in fact, there is a defect that occurs until the time constant error of the monomulti 1.

본 고안은 이와같은 종래의 결함을 감안하여, 빔감지신호에 따라 가능한한 정확히 동기되는 스캔시작신호 및 도트클럭신호를 발생하게 안출한 것으로, 이를 첨부된 제2도의 도면에 의하여 상세히 설명하면 다음과 같다.The present invention is designed to generate a scan start signal and a dot clock signal that are synchronized as accurately as possible according to the beam detection signal in view of such a conventional defect, which will be described in detail with reference to the accompanying drawings of FIG. same.

제2도는 본 고안의 발생회로도로서, 이에 도시한 바와같이 출력포트 제어포트(OPC1)(OPC2)에 따라 데이타버스(DB)에 실린 데이타신호를 저장하고 출력하는 래치(11)(12)의 출력포트(OT10-OT13, OT14-OT17)(OT20-OT23)를 카운터(13,14)(15)의 입력포트에 접속하고, 카운터(13-15)의 클럭단자(CK13-CK15)에는 클럭발생기(16)에서 출력되는 클럭신호(CLK)가 인버터(I1)를 통해 인가되게 하여 카운터(13)(14)의 종교단자(TC13)(TC14)를 카운터(14)(15)의 제어단자(CI14)(CI15)에 접속하며, 카운터(15)의 종료단자(TC15)는 입력단자(D17)가 전원단자(Vcc)에 접속된 플립플롭(17)의 클럭단자(CK17)에 접속하여 그의 출력단자(Q17)로 스캔시작신호(SOS)를 출력하게 함과 아울러 그 출력신호(Q17)를 상기 클럭신호를 카운트하는 카운터(18)의 리세트단자에 접속하여 그의 출력단자(Q18)로 도트클럭신호(DCLK)가 출력하게 하는 한편, 빔감지신호가 플립플롭(19)의 입력단자(D19)에 인가되게 하여 그의 출력단자(Q19)를 플립플롭(20)의 입력단자(D20)에 접속함과 아울러 그 접속점을 플립플롭(20)의 출력단자와 함께 오아게이트(OR1)를 통해 상기 카운터(13-15)의 로드단자및 플립플롭(17)의 리세트단자에 접속하고, 플립플롭(19)(20)의 클럭단자(CK19)(CK20)에는 상기 클럭신호(CLK)가 인가되게 구성한 것이다.2 is a generation circuit diagram of the present invention, as shown in this figure. The latches 11 and 12 for storing and outputting data signals carried on the data bus DB according to the output port control ports OPC 1 and OPC 2 . Output ports (OT 10- OT 13 , OT 14- OT 17 ) (OT 20- OT 23 ) to the input ports of the counters 13, 14 and 15, and the clock terminal ( The clock signal CLK output from the clock generator 16 is applied to the CK 13 to CK 15 through the inverter I 1 to supply the religious terminals TC 13 and TC 14 of the counters 13 and 14 . It is connected to the control terminal CI 14 (CI 15 ) of the counter 14, 15, and the end terminal TC 15 of the counter 15 is a flip with an input terminal D 17 connected to a power supply terminal Vcc. It is connected to the clock terminal CK 17 of the flop 17 to output the scan start signal SOS to its output terminal Q 17 , and the output signal Q 17 is outputted to the clock signal. Terminal of counter 18 for counting And a dot clock signal DCLK to the output terminal Q 18 thereof , while the beam detection signal Is applied to the input terminal D 19 of the flip-flop 19 to connect its output terminal Q 19 to the input terminal D 20 of the flip-flop 20, and the connection point thereof is flip-flop 20. Output terminal of The rod terminal of the counter (13-15) through the ora gate (OR 1 ) together with And reset terminal of flip-flop 17 The clock signal CLK is applied to the clock terminals CK 19 and CK 20 of the flip-flop 19 and 20.

이와같이 구성된 본 고안은 전원단자(Vcc)에 전원이 인가되고, 클럭발생기(16)가 클럭신호(CLK)를 출력하며, 출력포트 제어신호(OPC1,OPC2)와 함께 데이타버스(DB)를 통해 데이타신호가 래치(11)(12)에 입력되면, 래치(11)(12)는 그 데이타신호를 저장하고 출력포트(OT10-OT13, OT14-OT17)(OT20-OT23)로 출력하여 카운터(13,14)(15)에 인가된다.According to the present invention, the power is supplied to the power supply terminal Vcc, the clock generator 16 outputs the clock signal CLK, and the data bus DB is output together with the output port control signals OPC 1 and OPC 2 . When a data signal is inputted to the latches 11 and 12, the latches 11 and 12 store the data signal and output ports (OT 10 -OT 13 , OT 14 -OT 17 ) (OT 20 -OT 23). ) Is applied to the counters 13, 14 and 15.

이와같은 상태에서 고전위의 빔감지신호가 입력되어 플립플롭(19)의 입력단자(D91)에 인가되면, 플립플롭(19)은 클럭신호(CLK)에 따라 출력단자(Q19)로 고전위를 출력하여 플립플롭(20)의 입력단자(D20)에 인가됨과 아울러 그 고전위가 오아게이트(OR1)를 통해 카운터(13-15)의 로드단자에 인가되므로 카운터(13,14)(15)는 래치(11)(12)의 출력데이타신호를 로드시키지 못하게 되고, 플립플롭(20)은 클럭신호(CLK)에 따라 출력단자로 저전위를 출력하게 된다.In this state, high potential beam detection signal Is input to the input terminal D 91 of the flip-flop 19, the flip-flop 19 outputs a high potential to the output terminal (Q 19 ) in accordance with the clock signal (CLK) of the flip-flop 20 The high potential is applied to the input terminal D 20 and the load terminal of the counter 13-15 through the oragate OR 1 . Since the counters 13, 14 and 15 do not load the output data signals of the latches 11 and 12, the flip-flop 20 outputs the output terminal according to the clock signal CLK. Will output low potential.

이와같은 상태에서 저전위의 빔감지신호가 입력되면, 플립플롭(19)은 클럭신호(CLK)에 동기되어 출력단자(Q19)로 저전위를 출력하고, 이 때 플립플롭(20)은 상기와 같은 출력단자로 저전위를 출력하고 있으므로 오가에이트(OR1)는 저전위의 로드신호()를 출력하여 카운터(13-15)의 로드단자및 플립플롭(17)의 리세트단자에 인가되고, 이에따라 카운터(13,14)(15)는 래치(11)(12)에서 출력되는 데이타신호를 로드하고, 플립플롭(17)은 리세트되어 출력단자(Q17)로 저전위를 출력하고, 카운터(18)를 리세트시키게 된다.In this state, the low potential beam detection signal Is input, the flip-flop 19 outputs a low potential to the output terminal Q 19 in synchronization with the clock signal CLK, and the flip-flop 20 outputs the output terminal as described above. The low potential is output, so the ogaate (OR 1 ) is a low potential load signal ( ) And load terminal of counter (13-15) And reset terminal of flip-flop 17 The counters 13, 14 and 15 thus load data signals output from the latches 11 and 12, and the flip-flop 17 is reset to lower the potential to the output terminal Q 17 . The counter 18 is reset, and the counter 18 is reset.

그리고, 클럭신호(CLK)가 인버터(I1)를 통해 반전되어 카운터(13-15)의 클럭단자(CK13-CK15)에 인가되면, 카운터(13)의 로드된 데이타신호의 값부터 카운트하기 시작하고, 카운터(13)의 카운트가 종료되면 종료단자(TC13)로 고전위를 출력하여 카운터(14)의 제어단자(I14)에 인가되므로 카운터(14)가 로드된 데이타신호의 값부터 카운트를 시작하며, 카운터(14)의 카운트가 종료되면, 종료단자(TC13)로 고전위를 출력하여 카운터(14)의 제어단자(CI14)에 인가되므로 카운터(14)가 로드된 데이타신호의 값부터 카운트를 시작하며, 카운터(14)의 카운트가 종료되면, 종료단자(TC14)로 고전위를 출력하여 카운터(14)의 제어단자(CI15)에 인가되므로 카운터(15)가 저장된 데이타신호의 값부터 카운트하기 시작한다.When the clock signal CLK is inverted through the inverter I 1 and applied to the clock terminals CK 13 to CK 15 of the counter 13-15, the clock signal CLK is counted from the value of the loaded data signal of the counter 13. When the counting of the counter 13 ends, the high potential is output to the end terminal TC 13 and applied to the control terminal I 14 of the counter 14, so that the value of the data signal loaded by the counter 14 is increased. Starts counting, and when the count of the counter 14 ends, the high potential is output to the end terminal TC 13 and applied to the control terminal CI 14 of the counter 14 so that the counter 14 is loaded. Counting starts from the value of the signal, and when the counting of the counter 14 ends, the counter 15 is output to the control terminal CI 15 of the counter 14 by outputting a high potential to the ending terminal TC 14 . Counting starts from the value of the stored data signal.

이와같이 하여 카운터(13-15)의 카운트가 종료되고, 카운터(15)의 종료단자(TC14)로 고전위를 출력되면, 그 출력된 고전위는 플립플롭(17)의 클럭단자9CK17)에 클럭신호로 인가되므로 플립플롭(17)은 출력단자(Q17)로 고전위의 스캔시작신호(SOS)를 출력하고, 그 출력한 스캔시작신호(SOS)는 카운터(180의 리세트단자에 인가되어 카운터(18)의 리세트가 해제되므로 카운터(18)는 클럭신호(CLK)를 카운터하여 도트클럭신호(DCLK)를 출력하게 된다.When the count of the counter 13-15 ends in this way, and the high potential is output to the end terminal TC 14 of the counter 15, the output high potential is transmitted to the clock terminal 9CK 17 of the flip-flop 17 . Since it is applied as a clock signal, the flip-flop 17 outputs the high-potential scan start signal SOS to the output terminal Q 17 , and the output scan start signal SOS is the reset terminal of the counter 180. Since the counter 18 is released when the counter 18 is reset, the counter 18 counters the clock signal CLK to output the dot clock signal DCLK.

그리고, 상기에서 카운터(13-15)는 12비트까지 카운트할 수 있으므로 클럭신호(CLK)를 1/8분주하여 도트클럭신호(DCLK)를 출력할 경우에 빔감지신호가 입력된 후 스캔시작신호(SOS)가 출력될 때까지 최대로 512 도트클럭의 시간을 조절할 수 있게된다.Since the counter 13-15 can count up to 12 bits, the beam detection signal is output when the clock signal CLK is divided into 1 / 8ths and the dot clock signal DCLK is output. After inputting, the maximum time of 512 dot clocks can be adjusted until the scan start signal SOS is output.

이상에서 상세히 설명한 바와같이 본 고안은 n배의 도트클럭신호를 사용할 경우에 1/n 도트클럭신호만큼만 오차를 갖게되고, 또한 빔감지시호가 입력된 후 스캔시작신호가 출력될때 까지의 시간을 이외로 조절할 수 있어 다양한 용지에 쉽게 대처하여 프린팅할 수 있는 효과가 있다.As described in detail above, the present invention has an error of only 1 / n dot clock signal when using an n-times dot clock signal, and the time until the scan start signal is output after the beam detection signal is input. It can be easily adjusted to print on various papers.

Claims (1)

출력포트 제어신호(OPC1)(OPC2)에 따라 데이타버스(DB)에 따라 데이타신호를 저장하고 출력하는 래치(11)(12)의 출력포트(OT10-OT13, OT14-OT17) (OT20-OT23)를 카운터(13,14)(15)의 입력포트에 접속하고, 카운터(13-15)의 클럭단자(CK13-CK15)에는 클럭발생기(16)에서 출력되는 클럭신호(CLK)가 인버터(I1)를 통해 인가되게 하여 카운터(13)(14)의 종교단자(TC13)(TC14)를 카운터(14)(15)의 제어단자(CI14)(CI15)에 접속하며, 카운터(15)의 종료단자(TC15)는 입력단자(D17)가 전원단자(Vcc)에 접속된 플립플롭(17)의 클럭단자(CK17)에 접속하여 그의 출력단자(Q17)로 스캔시작신호(SOS)를 출력하게 함과 아울러 그 출력신호(Q17)를 상기 클럭신호를 카운트하는 카운터(18)의 리세트단자에 접속하여 그의 출력단자(Q18)로 도트클럭신호(DCLK)가 출력하게 하는 한편, 빔감지신호가 플립플롭(19)의 입력단자(D19)에 인가되게 하여 그의 출력단자(Q19)를 플립플롭(20)의 입력단자(D20)에 접속함과 아울러 그 접속점을 플립플롭(20)의 출력단자와 함께 오아게이트(OR1)를 통해 상기 카운터(13-15)의 로드단자및 플립플롭(17)의 리세트단자에 접속하고, 플립플롭(19)(20)의 클럭단자(CK19)(CK20)에는 상기 클럭신호(CLK)가 인가되어 구성함을 특징으로 하는 스캔시작신호 및 도트클럭신호 발생회로.Output ports (OT 10- OT 13 , OT 14- OT 17 of latches 11 and 12 for storing and outputting data signals according to the data bus DB in accordance with the output port control signals OPC 1 and OPC 2 . (OT 20 -OT 23 ) is connected to the input ports of the counters 13, 14 and 15, and the clock terminals CK 13 to CK 15 of the counters 13-15 are output from the clock generator 16. The clock signal CLK is applied through the inverter I 1 so that the religious terminals TC 13 and TC 14 of the counters 13 and 14 are transferred to the control terminals CI 14 of the counters 14 and 15 ( CI 15 ), and the termination terminal TC 15 of the counter 15 is connected to the clock terminal CK 17 of the flip-flop 17 whose input terminal D 17 is connected to the power supply terminal Vcc. The scan start signal SOS is output to the output terminal Q 17 and the output signal Q 17 is output to the clock signal. Terminal of counter 18 for counting And a dot clock signal DCLK to the output terminal Q 18 thereof , while the beam detection signal Is applied to the input terminal D 19 of the flip-flop 19 to connect its output terminal Q 19 to the input terminal D 20 of the flip-flop 20, and the connection point thereof is flip-flop 20. Output terminal of The rod terminal of the counter (13-15) through the ora gate (OR 1 ) together with And reset terminal of flip-flop 17 And a clock start signal (CLK) is applied to the clock terminals (CK 19 ) (CK 20 ) of the flip-flop (19) (20).
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KR2019870024562U KR900007002Y1 (en) 1987-12-31 1987-12-31 Circuit for generating scan start signal and dot clock signal

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