KR900007003Y1 - Circuit for testing interface of lazer printer - Google Patents

Circuit for testing interface of lazer printer Download PDF

Info

Publication number
KR900007003Y1
KR900007003Y1 KR2019870024563U KR870024563U KR900007003Y1 KR 900007003 Y1 KR900007003 Y1 KR 900007003Y1 KR 2019870024563 U KR2019870024563 U KR 2019870024563U KR 870024563 U KR870024563 U KR 870024563U KR 900007003 Y1 KR900007003 Y1 KR 900007003Y1
Authority
KR
South Korea
Prior art keywords
terminal
output
inverter
latch
buffer
Prior art date
Application number
KR2019870024563U
Other languages
Korean (ko)
Other versions
KR890014283U (en
Inventor
강창수
Original Assignee
주식회사 금성사
최근선
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 최근선 filed Critical 주식회사 금성사
Priority to KR2019870024563U priority Critical patent/KR900007003Y1/en
Publication of KR890014283U publication Critical patent/KR890014283U/en
Application granted granted Critical
Publication of KR900007003Y1 publication Critical patent/KR900007003Y1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
    • G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
    • G06K15/027—Test patterns and calibration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
    • G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
    • G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers

Abstract

내용 없음.No content.

Description

레이저 프린터에서의 인터페이스 시험회로Interface test circuit in laser printer

제1도는 본 고안의 시험회로와 레이터프린터의 엔진콘트롤러 PCB 보드와의 연결 상태도.1 is a state diagram of the connection between the test circuit of the present invention and the engine controller PCB board of the radar printer.

제2도는 본 고안의 상세회도도.2 is a detailed view of the present invention.

제3도는 본 고안에서의 인터페이스 라인신호 파형도.3 is an interface line signal waveform diagram of the present invention.

제4도는 본 고안에서 상태와 코멘드 내용을 나타내는 도표.4 is a diagram showing the state and command content in the present invention.

* 도형의 주요부분에 대한 부호의 설명* Explanation of the symbols for the main parts of the figure

1 : 레이저프린터의 엔진콘트롤러 PCB 보드 2 : 본 고안 시험회로1: Engine controller PCB board of laser printer 2: Test circuit of the present invention

3 : CPU 10 : 딥(DIP) 스위치3: CPU 10: DIP switch

11 : 버퍼래치(Buffer Latch) 12 : 모노멀티바이브레이터11: Buffer Latch 12: Mono Multi Vibrator

13 : 카운터 14 : 디코우더(Decoder)13 Counter 14 Decoder

15 : 래치버퍼 I0-I10: 인버터15: Latch buffer I 0 -I 10 : Inverter

A0-A7: 앤드게이트 OR : 오아게이트A 0 -A 7 : AND gate OR: OA gate

FF0-FF7: D플립플롭 N1: 낸드게이트FF 0 -FF 7 : D flip flop N 1 : NAND gate

LED0-LED7: 발광다이오드LED 0 -LED 7 : Light Emitting Diode

: 코맨드비지(Command Busy) 신호 : Command Busy Signal

: 상태비지(status Busy) 신호: 상태/코맨드신호 : Status Busy Signal : Status / command signal

SCLK : 시리얼 클록신호SCLK: Serial Clock Signal

본 고안은 레이저 프린터에서 엔진콘트롤러가 제대로 작동하고 있는가의 여부를 시험하는데 적당하도록 한 인터페이스시험회로에 관한 것이다.The present invention relates to an interface test circuit suitable for testing whether an engine controller is operating properly in a laser printer.

종래에는 이와같은 시험장치를 구비하고 있지 못하였기 때문에, 엔진콘트롤러와 프린팅콘트로러를 직접 연결하여서 레이저프린터를 작동시킬때에 작동이 제대로 되고 있는지의 여부만 확인 가능하였다.In the prior art, such a test apparatus was not provided, so it was only possible to check whether the operation was properly performed when the laser printer was operated by directly connecting the engine controller and the printing controller.

예를들면, 엔진콘트롤러와 프린팅 콘트롤러가 연결된 상태에서 레이저 프린터에서 전원을 공급할 경우 인터페이스(Interface)가 제대로 이루어 지지 아니할때 프린터가 작동을 하지 않고 계속하여 인터페이스 에러가 퍼스컴의 화면상에 나타나게 된다.For example, if power is supplied from a laser printer while the engine controller and the printing controller are connected, the printer will not operate and the interface error will continue to appear on the screen of the personal computer when the interface is not properly performed.

그리하여 오실로스코우프(Oscilloscope)로서 일일이 연결점을 확인하여 가면서 에러상태를 점검하는 것이기 때문에 사용상 불편함이 뒤따랐고, 또한 오실로스코우프만으로는 데이타값을 정확히 확인할 수가 없는 문제점이 있었다.Thus, as the oscilloscope (Oscilloscope) is to check the error state while checking the connection point one by one, there was inconvenience in use, and also there was a problem that the oscilloscope alone could not accurately check the data value.

본 고안은 이와같은 종래의 문제점을 해소하기 위하여 이루어 진 것으로서, 레이저프린터 엔진콘트롤러의 인터레이스 신호들이 제대로 가해지고 있는지의 여부를 별도의 계측기 사용없이도 사용자가 육안으로 용이하게 확인할 수 있도록 한 것으로서, 이하 첨부한 도면에 의하여 상술하면 다음과 같다.The present invention has been made to solve such a conventional problem, and it is possible for the user to easily check whether the interlaced signals of the laser printer engine controller are properly applied without using a separate instrument. Referring to the drawings in detail as follows.

제1도에는 본 고안의 시험회로(2)와 레이저프린터의 엔진콘트롤러 PCB보드(1)와의 연결상태를 나타내는 도면으로서, 연결되는 인터페이스 라인(Interface Line)은 4개의이고 이들의 신호라인의 데이타방향을 화살표방향으로만 이동될 수 있다.1 is a view showing the connection state between the test circuit (2) of the present invention and the engine controller PCB board (1) of the laser printer, the interface line is connected (four) The data direction of these signal lines can be moved only in the direction of the arrow.

여기서,신호는 엔진 콘트롤러에서 출력되도록 되어 있고, 제3도에 도시한 바와같이신호가 하강할 때에 엔진콘트롤러는 데이타를 읽어들이고(=LOW),=LOW일때에는가 상승할 때 시험장치에서 데이타를 읽는다.here, The signal is output from the engine controller, and as shown in FIG. When the signal falls, the engine controller reads the data ( = LOW), When = LOW Read the data from the tester when is raised.

제2도는 본 고안의 상세회로도를 나타내고 있는 것으로서, 딥스위치(10)에 버퍼래치(11)를 통하여 각 앤드게이트(A0-A7)의 일측입력단을 접속하고, 코맨드비지신호()가 출력단에 가해지는 모노멀티바이브레이터(12)는 인버터(I8)를 통하여 상기 버퍼래치(11)의 인에이블단자(E)에 접속하고, 시리얼클록 신호(SCLK)단자에 인버터(I9)를 통하여 클럭단자(CLK)가 접속된 카운터(13)의 출력단에 디코우더(14) 및 인버터(I0-I7)를 통하여 상기 앤드게이트(A0-A7)의 다른측입력단을 접속하며, 또한 앤드게이트(A0-A7)의 출력단에 오아게이트(OR)를 통하여 일측입력단이 상기 버퍼래치(11)의 인에블단자(E)와 카운터(13)의 로우드단자(LD)에 접속된 낸드게이트(N1)의 다른측 입력단을 접속하고, 낸드게이트(N1)의 출력단에 상태/코맨드신호라인단자() 및 D플립플롭(FF0)의 입력단(D)을 접속하며, 상태비지신호 라인단자()에 인버터(I10)를 통하여 출력단에 발광다이오드(LED0-LED7)가 접속된 래치버퍼(15)의 인에이블단자(E)와 각 D플립플롭(FF0-FF7)의 클리어단자(CLR)를 연결하여 구성된다.FIG. 2 shows a detailed circuit diagram of the present invention. The input switch of one end of each end gate A 0 -A 7 is connected to the dip switch 10 via a buffer latch 11, and the command busy signal ( ) Is the output The mono-multivibrator 12 applied to is connected to the enable terminal E of the buffer latch 11 through the inverter I 8 , and clocked through the inverter I 9 to the serial clock signal SCLK terminal. The other end input terminal of the AND gate A 0 -A 7 is connected to the output terminal of the counter 13 to which the terminal CLK is connected via the decoder 14 and the inverters I 0 -I 7 . One input terminal is connected to the enable terminal E of the buffer latch 11 and the low terminal LD of the counter 13 through an oragate OR at an output terminal of the AND gate A 0 -A 7 . a NAND gate connected to the other side input terminal of the (N 1), and a NAND gate (N 1) output status / command signal line terminals in the ( ) And the input terminal D of the D flip-flop (FF 0 ), and the status busy signal line terminal ( Enable terminal E of the latch buffer 15 to which the light emitting diodes (LED 0- LED 7 ) are connected to the output terminal through the inverter (I 10 ), and the clear terminal of each D flip-flop (FF 0 -FF 7 ). It is configured by connecting (CLR).

제2도에서, 딥스위치(10)로 데이타를 정하고, 모노멀티바이브레이터(12)의 입력단의 스위치(SW)를 온시키면, 그의 출력단에는 로우펄스가 출력되어 펄스폭은 약 15ms가 되도록 저항(R), 콘덴서(C) 값을 미리 설정한다.In FIG. 2, when the data is set by the dip switch 10 and the switch SW of the input terminal of the monomultivibrator 12 is turned on, the output terminal thereof is turned on. The low pulse is outputted to the resistor R, and the capacitor C is set in advance so that the pulse width is about 15 ms.

상기와 같이 모노멀티바이브레이터(12)의 출력단자신호가 로우이면 엔진콘트롤러는 코맨드를 받을 준비를 하게 되고, 데이타를 상태/코맨드 신호()라인을 통하여 받게된다.Output terminal of the mono multivibrator 12 as described above If the signal is low, the engine controller is ready to receive commands and sends data to the status / command signals. Receive via line.

출력단신호는 인버터(I8)를 통하여 버퍼래치(11)의 인에이블단자(E)와 카운터(13)의 로우드단자(LD)에 가해지며. 또한 낸드게이트(N1)의 일측입력단에 가해진다.Output The signal is applied to the enable terminal E of the buffer latch 11 and the low terminal LD of the counter 13 through the inverter I 8 . It is also applied to one input terminal of the NAND gate N 1 .

상기 모노머티 바이브레이터(12)의 출력단신호가 로우인 동안 코맨드를 내보내는 부분에서 액티브된다.Output terminal of the monomer tee vibrator 12 While the signal is low, it is active at the exit of the command.

이어서, 8비트의 시리얼 클록신호(SCLK)가 입력되어 데이타를 다내보내면 9번째 클록신호펄스가 입력될때부터는 카운터(13)의 출력단자(QC)의 신호는 하이가 되고, 디코우더(14)는 8번째 출력부터 순차적으로 펄스를 로우상태로 출력하므로 0-7까지의 디코우더(14)의 출력은 항상 하이상태가 된다.Subsequently, when the 8-bit serial clock signal SCLK is inputted to send out data, the signal of the output terminal Q C of the counter 13 becomes high from the time when the ninth clock signal pulse is inputted, and the decoder 14 ) Outputs pulses in a low state sequentially from the eighth output, so that the outputs of the decoders 14 through 0-7 are always in a high state.

따라서 8 비트의 데이타를 출력하기 시작할때부터는 코맨드비지()신호가 하이상태가 될때까지의 상태/코맨드신호()는 하이상태를 유지한다.Therefore, from the beginning of outputting 8 bits of data, command busy ( Status / command signal until the signal goes high ) Remains high.

여기서, 코맨드비지신호() 펄스폭은 시리얼클록신호()의 펄스에 맞추어서 미리 조정해야만하는데, 본 고안의 경우는 시리얼 클록신호()의 펄스폴을 1ms로 가정하여 모노멀티바이브레이터(12)의 출력단(Q)의 펄스폭을 15ms로 설정하였다.Here, the command busy signal ( ) Pulse width is the serial clock signal ( In this case, the serial clock signal ( The pulse width of the output terminal Q of the monomultivibrator 12 was set to 15 ms assuming a pulse pole of 1 m).

이와같이 코맨드비지신호()가 하이상태가 되면 엔진콘트롤러부터 상태(status)/코맨드신호()를 통하여 출력된다.In this way, the command busy signal ( ) Is high, the status / command signal (from engine controller) Is printed through).

이때의 파형도는 제3도에 도시한 바와같이 상태비지신호()가 먼저 로우상태가 되고, 매번 시리얼 클록신호()마다 데이타가 출력된다.The waveform diagram at this time is a state busy signal (as shown in FIG. 3). ) Goes low first, and the serial clock signal ( The data is output every time.

이 데이타들은 D플립플롭(FF0-FF7) 및 래치버퍼(15)를 통하여 출력되어 그의 출력단에 접속된 발광다이오드(LED0-LED7)가 온 또는 오프상태가 되므로 데이타상태를 표시하게 된다.These data are output through the D flip-flop (FF 0 -FF 7 ) and the latch buffer 15 so that the light emitting diodes (LED 0 -LED 7 ) connected to the output terminals thereof are turned on or off, thereby indicating the data state. .

이상에서와 같이 동작하는 본 고안은 레이저 프린터 엔진 콘트롤러의 인터페이스신호들이 제대로 가해져서 작동되는 가의 여부를 별도의 계측기를 사용하지 않고도 육안으로 용이하게 판단할 수가 있기 때문에 사용상의 편리함을 제공하는 것이다.The present invention, which operates as described above, provides convenience in use because it is possible to easily determine whether the interface signals of the laser printer engine controller are properly applied and operated without using a separate measuring instrument.

Claims (1)

딥스위치(10)에 버퍼래치(11)를 통하여 각 앤드게이트(A0-A7)의 일측입력단을 접속하고, 코맨드비지신호()가 출력단에 가해지는 모노멀티바이브레이터(12)는 인버터(I8)를 통하여 상기 버퍼래치(11)의 인에이블단자(E)에 접속하고, 시리얼클록신호(SCLK)단자에 인버터(I9)를 통하여 클럭단자(CLK)가 접속된 카운터(13)의 출력단에 디코우더(14) 및 인버터(I0-I7)를 통하여 상기 앤드게이트(A0-A7)의 다른측 입력단을 접속하며, 또한 앤드게이트(A0-A7)의 출력단에 오아게이트(OR)를 통하여 일측입력단이 상기 버퍼래치(11)의 인에이블단자(E)와 카운터(13)의 로우드단자(LD)에 접속된 낸드게이트(N1)의 다른측 입력단을 접속하고, 낸드게이트(N1)의 출력단에 상태/코맨드신호라인단자() 및 D플립플롭(FF0)의 입력단(D)을 접속하며, 상태비지신호 라인단자()에 인버터(I10)를 통하여 출력단에 발광다이오드(LED0-LED7)가 접속된 래치버퍼(15)의 인에이블단자(E)와 각 D플립플롭(FF0-FF7)의 클리어단자(CLR)를 연결하여 구성됨을 특징으로 하는 레이저 프린터에서의 인터페이스 시험회로.One input terminal of each of the AND gates A 0 -A 7 is connected to the dip switch 10 via the buffer latch 11, and the command busy signal ( ) Is the output The mono-multivibrator 12 applied to is connected to the enable terminal E of the buffer latch 11 through the inverter I 8 , and clocked through the inverter I 9 to the serial clock signal SCLK terminal. The other end of the end gate A 0 -A 7 is connected to the output terminal of the counter 13 to which the terminal CLK is connected via the decoder 14 and the inverters I 0 -I 7 . One input terminal is connected to the enable terminal E of the buffer latch 11 and the low terminal LD of the counter 13 through an oragate OR at an output terminal of the AND gate A 0 -A 7 . Connect the input terminal of the other side of the NAND gate N 1 , and connect the state / command signal line terminal () to the output terminal of the NAND gate N 1 . ) And the input terminal D of the D flip-flop (FF 0 ), and the status busy signal line terminal ( Enable terminal E of the latch buffer 15 to which the light emitting diodes (LED 0- LED 7 ) are connected to the output terminal through the inverter (I 10 ), and the clear terminal of each D flip-flop (FF 0 -FF 7 ). Interface test circuit in a laser printer, characterized in that configured by connecting (CLR).
KR2019870024563U 1987-12-31 1987-12-31 Circuit for testing interface of lazer printer KR900007003Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019870024563U KR900007003Y1 (en) 1987-12-31 1987-12-31 Circuit for testing interface of lazer printer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019870024563U KR900007003Y1 (en) 1987-12-31 1987-12-31 Circuit for testing interface of lazer printer

Publications (2)

Publication Number Publication Date
KR890014283U KR890014283U (en) 1989-08-10
KR900007003Y1 true KR900007003Y1 (en) 1990-08-04

Family

ID=19271330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019870024563U KR900007003Y1 (en) 1987-12-31 1987-12-31 Circuit for testing interface of lazer printer

Country Status (1)

Country Link
KR (1) KR900007003Y1 (en)

Also Published As

Publication number Publication date
KR890014283U (en) 1989-08-10

Similar Documents

Publication Publication Date Title
JP2641214B2 (en) Circuit test method
US6369601B1 (en) Method of measuring a propagation delay time through a transmission path in a semiconductor integrated circuit testing apparatus and semiconductor integrated circuit testing apparatus using the same
US4775977A (en) Pattern generating apparatus
US9477626B2 (en) 2-pin interface with data input, data output, address match input
KR900007003Y1 (en) Circuit for testing interface of lazer printer
US5130646A (en) Circuit for connecting sequentially a plurality of devices to be tested to a tester apparatus
JP2003194882A (en) Device for executing extest in ac combining system
JPH0342810B2 (en)
US20060087307A1 (en) Single pin multilevel integrated circuit test interface
JP2006500580A (en) High-speed semiconductor test system
JPH01501968A (en) Computer-aided probe with three-state circuit testing capability
US5155841A (en) External clock unit for a computer
KR100376002B1 (en) Noise reduction system for digital data and data storage apparatus
JP2002005999A (en) Semiconductor testing device
KR950003850Y1 (en) Trigger generating circuit of ict
US4680542A (en) Logic circuit tester
JP2580093Y2 (en) Connection circuit between pin card of IC tester and test board
KR900007002Y1 (en) Circuit for generating scan start signal and dot clock signal
KR950015042B1 (en) Cam data circuit
KR890001413B1 (en) Cable line automatic detection circuit
JP3179773B2 (en) Semiconductor test equipment
KR940004831Y1 (en) Trigger circuit of oscilloscope using computer
JP2635059B2 (en) Current load / voltage driver circuit
KR930001002Y1 (en) Dot clock signal generator
KR960010765B1 (en) Relay board selecting device of ict

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19940629

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee