KR890004865Y1

KR890004865Y1 - Frequency divide circuits shortening delay time using counters

Info

Publication number: KR890004865Y1
Application number: KR2019860003363U
Authority: KR
Inventors: 김영수
Original assignee: 삼성전자주식회사; 정재은
Priority date: 1986-03-20
Filing date: 1986-03-20
Publication date: 1989-07-25
Also published as: KR870015551U

Abstract

내용 없음.No content.

Description

Delayed short frequency divider using counter

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 제1도에 따른 타이밍챠트이다.2 is a timing chart according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 클록신호발생부 2, 3, 4 : 카운터1: Clock signal generator 2, 3, 4: Counter

5 : D플립플롭 AD₁~AD₄: 앤드게이트5: D flip-flop AD ₁ ~ AD ₄ : end gate

ND : 낸드게이트 D₀~D₁₁: 초기셋팅신호 입력단ND: NAND gate D ₀ ~ D ₁₁ : Initial setting signal input terminal

본 고안은 리플카운터를 이용하여 클록신호를 분주시킬 때 카운터로 말미암은 지연시간을 단축시켜 입력클록신호에 대한 출력분주신호의 응답시간을 빨라지게 하도록 하는 지연단축형 분주회로에 관한 것이다.The present invention relates to a delayed short frequency division circuit for shortening the delay time caused by the counter when the clock signal is divided using the ripple counter to speed up the response time of the output divided signal to the input clock signal.

클록발진부에서 출력되는 발진클록신호를 시스템의 각 부분에 알맞는 클록신호로 공급하기 위해서는 상기 발진클록신화를 분주시켜 주어야 하는바, 이에 대하여 일반적으로 카운터를 이용하여 분주회로를 구성시키고 있다. 그런데 종래의 발진클록신호를 분주시키도록 된 분주회로에 있어서는 카운터의 리플캐리 발생을 이용하여 직렬로 구성시키고 있었는 바, 그 예를 들어보면 16분주용 카운터를 사용할 때에는 카운터가 0에서 부터 16까지 카운트를 한 다음 리플캐리를 발생시키면서 다시 0부터 카운트를 시작하도록 되어 있었다.In order to supply the oscillation clock signal output from the clock oscillation unit to a clock signal suitable for each part of the system, the oscillation clockization has to be divided. In general, a division circuit is used by using a counter. However, in the frequency division circuit that divides the oscillation clock signal, it is configured in series by using the ripple carry generation of the counter. For example, when using the 16 division counter, the counter counts from 0 to 16. After that, Ripple Carry was generated and counting started again from zero.

그리고, 이와같은 카운터를 사용하여 분주영역을 확장시키기 위해서는 발생되는 리플캐리를 다음 카운터의 클록신호로 사용하여 16분주 이상의 클록신호로 분주시킬 수 있도록 되어 있다.In order to expand the divided area using such a counter, the generated ripple carry can be divided into clock signals of 16 divisions or more by using the generated ripple carry as a clock signal of the next counter.

그런데 이상과 같은 리플캐리 발생을 이용하여 직렬로 접속시켜 구성된 분주회로는, 카운터자체의 지연시간으로 말미암아 최종 출력신호와 입력 발진클록신호와는 상당한 시간지연이 존재하게 되며, 이에따라 지연시간을 고려해 볼때 직렬접속시키게 되는 카운터의 수가 제한을 받게 되어 분주영역이 제한받게 된다고 하는 문제점이 있었다.However, the frequency divider circuit connected in series using the ripple carry generation as described above has a significant time delay between the final output signal and the input oscillation clock signal due to the delay time of the counter itself. There is a problem that the number of counters to be connected in series is limited and the divided area is limited.

이에 본 고안은 상기한 문제점을 개선하기 위해 고안된 것으로, 카운터를 병렬로 연결하여 카운터의 입력클록신호가 병렬로 공급되게 하므로써 발진클록신호에 대하여 신속한 출력신호인 분주신호를 공급할 수 있도록 된 카운터를 이용한 지연단축형 분주회로를 제공하고자 함에 그 목적이 있다.The present invention is designed to improve the above problems, by connecting the counter in parallel so that the input clock signal of the counter is supplied in parallel by using a counter that can supply the divided signal which is a quick output signal for the oscillation clock signal The purpose is to provide a delayed short frequency division circuit.

이하 본 고안의 구성 및 작용, 효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.

본 고안은 클록신호발생부(1)의 출력단(Q)에다 제1, 제2카운터(2) (3)의 클록단(CK)을 연결함과 더불어 앤드게이트(AD₁)를 매개한 제3카운터(4)의 클록단(CK)과 D플립플롭(5)의 클록단(CK)을 연결하고, 제1카운터(2)의 리플캐리출력단(RCO)에 제2카운터(3)의 이네이블단(EN)을 연결함과 더불어 제1, 제2카운터(2) (3)의 리플캐리출력단(ROC)에 앤드게이트(AD₂)를 매개하여 제3카운터(4)의 이네이블단(EN)을 연결하며, 상기 카운터(2) (3) (4)의 리플캐리출력단(RCO)과 상기 D플립플롭(5)의 출력단(Q)에 낸드게이트(ND)를 매개하여 D플립플롭(5)의 입력단(D)을 연결하고, 상기 D플립플롭(5)의 출력단(Q)에 상기 카운터(2) (3)의 로드단자와 앤드게이트(AD₃)를 매개한 카운터(4)의 로드단자를 연결함과 더불어 출력단에 앤드게이트(AD₄)를 연결하여서 된 구조로 되어있다.The present invention connects the clock terminal CK of the first and second counters 2 and 3 to the output terminal Q of the clock signal generator 1, and the third through the AND gate AD ₁ . The clock terminal CK of the counter 4 and the clock terminal CK of the D flip-flop 5 are connected, and the enable of the second counter 3 is connected to the ripple carry output terminal RCO of the first counter 2. In addition to connecting the end EN, the enable end EN of the third counter 4 is connected to the ripple carry output terminal ROC of the first and second counters 2 and 3 by an AND gate AD ₂ . ) And a D flip-flop (5) via a NAND gate (ND) to the ripple carry output (RCO) of the counter (2) (3) (4) and the output (Q) of the D flip-flop (5). Input terminal (D), and the load terminal of the counter (2) (3) to the output terminal (Q) of the D flip-flop (5) Terminal of the counter (4) via the and gate (AD ₃ ) Connect the output terminal It has a structure by connecting the end gate (AD ₄ ) to the.

제1도는 위와같은 구조로 되어있는 본 고안의 회로도를 도시해 놓은 것으로서 그중 한 예인 0에서부터 16진수의 FFF까지 분주영역을 가변할 수 있도록 구성시켜 놓은 것이다.FIG. 1 is a circuit diagram of the present invention having the above structure, and is configured such that the division range from 0 to hexadecimal FFF can be changed.

본 고안에서 사용할 수 있는 클록신호발생부(1)의 발진클록신호는 다음 조건에 의해 결정된다. 즉, 클록신호의 주기는 카운터자체의 동작지연시간과 낸드게이트(ND)의 동작지연시간 및 D플립플롭(5)의 포화시간보다 길어야 하고, D플립플롭(5)의 동작지연시간과 낸드게이트(ND)의 동작지연시간 및 D플립플롭(5)의 포화시간보다 길어야 하며, 카운터의 동작지연시간과 이네이블 포화시간보다 길어야 하고, D플립플롭(5)의 동작지연시간과 카운터의 로드포화시간보다 길어야 한다. 이렇게 하여 결정되는 클록신호의 주파수는 각 소자의 지연시간이 짧은 만큼 높아지게 된다.The oscillation clock signal of the clock signal generator 1 usable in the present invention is determined by the following conditions. That is, the period of the clock signal should be longer than the operation delay time of the counter itself, the operation delay time of the NAND gate ND, and the saturation time of the D flip flop 5, and the operation delay time of the D flip flop 5 and the NAND gate. It should be longer than the operation delay time of (ND) and the saturation time of the D flip flop (5), it should be longer than the operation delay time and enable saturation time of the counter, the operation delay time of the D flip flop (5) and the load saturation of the counter. It must be longer than time. The frequency of the clock signal determined in this way is increased by the short delay time of each element.

제2도는 제1도의 각부 타이밍챠트를 나타내는 것으로, 클록신호 발생부(1)의 발진클록신호가 (가)와 같이 되면 카운터(2) (3) (4)의 카운트값이 모두 최대값이 되어 리플캐리가 동시에 발생되는 시간에 낸드게이트(ND)의 출력신호가 로우레벨로 되고, 이후 클록신호의 상승부분에서 D플립플롭(5)의 출력단(Q)이 로우레벨로 되면서 카운터(2) (3) (4)의 로드단자에 로드신호를 공급하여 카운터(2) (3) (4)의 초기 셋팅신호(D₀~D₁₁)를 셋팅시킨다. 이때 낸드게이트(ND)의 출력신호는 하이레벨이 된다.FIG. 2 shows the timing chart of each part of FIG. 1. When the oscillation clock signal of the clock signal generator 1 becomes (a), the count values of the counters (2), (3), and (4) all become maximum values. When the ripple carry occurs simultaneously, the output signal of the NAND gate ND becomes low level, and then the output terminal Q of the D flip-flop 5 becomes low level at the rising part of the clock signal, and the counter 2 ( 3) Rod terminal of (4) The load signal is supplied to set the initial setting signals D ₀ to D _{11 of} the counters (2), (3) and (4). At this time, the output signal of the NAND gate ND becomes high level.

이후 다음 클록신호의 상승부분에서 D플립플롭(5)이 동작하여 출력단(Q)이 하이레벨로 되면서 카운터(2) (3) (4)에 셋팅시킨 데이터로부터 카운트를 시작한다. 이에 따라 카운터(2) (3) (4)에 의하지 않은 1주기의 펄스가 발생되는데, 분주영역을 결정하여 카운터(2) (3) (4)에 초기 셋팅신호(D₀~D₁₁)를 셋팅시킬 때 위와 같은 내용을 고려한다.Thereafter, the D flip-flop 5 is operated at the rising part of the next clock signal, and the output stage Q becomes high level, and counting starts from the data set in the counters (2), (3) and (4). Accordingly, the counter (2), (3) there is a pulse of one period occurs that regardless of the (4), the initial setting signal (D ₀ ~ D ₁₁₎ to the counter (2) (3) (4) to determine the dispensing area Take the above into consideration when setting.

한편, 카운터(2)가 카운트하여 최대값이 되면 리플캐리가 발생되어 카운터(3)를 이네이블시키고, 다음 클록신호의 상승부분에서 카운터(2) (3)를 1증가시키는데, 이에따라 카운터(2)의 리블캐리가 사라지게 되어 카운터(3)는 디스에이블된다.On the other hand, when the counter 2 counts and reaches a maximum value, a ripple carry is generated to enable the counter 3, and the counter 2 and 3 are increased by one at the rising portion of the next clock signal. ), The carry 3 disappears and the counter 3 is disabled.

카운터(4)의 동작도 마찬가지로 카운터(2) (3)의 리플캐리가 동시에 발생될 때 앤드게이트(AD₂)를 통하여 이네이블시키므로써 카운트된다. 여기서 앤드게이트(AD₁) (AD₃)의 설치는 앤드게이트(AD₂)에 따른 타이밍일치를 위한 것이다.The operation of the counter 4 is likewise counted by enabling it through the AND gate AD ₂ when the ripple carry of the counters 2 and 3 simultaneously occurs. Here, the installation of the AND gate AD ₁ (AD ₃ ) is for timing matching along the AND gate AD ₂ .

이와같이 하여 분주영역을 결정해서 초기 셋팅신호(D₀~D₁₁)를 카운터(2) (3) (4)에 셋팅시켜 놓게되면 D플립플롭(5)의 출력단에 연결된 앤드게이트(AD₄)의 출력신호는 제2도의 (사)와 같은 결정된 분주영역만큼의 분주신호가 출력되게 되는 것이다. 이와같은 신호는 클록신호발생부(1)의 발진클록신호와 비교해 볼 때 D플립플롭(5)와 앤드게이트(AD₄)의 동작지연시간밖에 지연되지 않을 뿐 빠른 응답이 나타나게 되므로써 발진클록신호로부터 신속한 응답의 분주신호를 출력시켜 시스템의 각 부분에 효과적인 클록신호를 공급하게 되는 것이다.In this way, when the division area is determined and the initial setting signals D ₀ to D ₁₁ are set to the counters (2), (3) and (4), the output terminal of the D flip-flop (5) The output signal of the AND gate AD ₄ connected to the divided signal corresponding to the divided frequency division region as shown in FIG. Compared with the oscillation clock signal of the clock signal generator 1, such a signal is delayed only by the operation delay time of the D flip-flop 5 and the AND gate AD ₄ , and a fast response is generated. It outputs a quick response divided signal to supply an effective clock signal to each part of the system.

상기한 바와 같이 본 고안은 발진클록신호를 분주시키기 위한 카운터를 병렬로 연결하고, 클럭신호도 병렬로 공급하여 발진클록신호에 대해 빠르게 응답하는 분주된 클록신호를 공급할 수 있게되는 장점이 있다.As described above, the present invention has an advantage in that a counter for dividing the oscillation clock signal is connected in parallel, and the clock signal is also supplied in parallel to supply a divided clock signal that responds quickly to the oscillation clock signal.

Claims

The third counter 4 which connects the clock terminal CK of the first and second counters 2 and 3 to the output terminal Q of the clock signal generator ₁ and mediates the AND gate AD ₁ . And the clock terminal CK of the D flip-flop 5, and the enable terminal EN of the second counter 3 to the ripple carry output terminal RCO of the first counter 2. ) And the enable end EN of the third counter 4 through the AND gate AD ₂ to the ripple carry output terminal RCO of the first and second counters 2 and 3. The ripple carry output terminal RCO of the counters 2, 3 and 4 and the output terminal Q of the D flip-flop 5 are connected to the input terminal of the D flip-flop 5 via a NAND gate ND. (D) is connected and the load terminal of the counter (2) (3) to the output terminal (Q) of the D flip-flop (5) Terminal of the counter (4) via the and gate (AD ₃ ) And output terminal of (4) A delayed short frequency divider circuit using a counter connected to the AND gate (AD ₄ ).