KR880002868Y1 - Clock pulse - Google Patents

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정재은
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    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant

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Abstract

내용 없음.No content.

Description

시스템 클럭펄스의 가변회로Variable circuit of system clock pulse

첨부된 도면은 본 고안의 회로도이다.The accompanying drawings are circuit diagrams of the subject innovation.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A1, A2: 앤드게이트 IA1, IA2: 인버터 앤드게이트A 1 , A 2 : end gate IA 1 , IA 2 : inverter end gate

N : 노아게이트 D1∼D3: D형 플립플롭N: Noah gate D 1 to D 3 : D type flip flop

S, S1: 게이트동작전압 C : 콰드러플D FF플립플롭S, S 1 : Gate operating voltage C: Quadruple D FF flip-flop

OSC1, OSC2: 펄스 발생기 PLCK : 주변장치 클럭OSC 1 , OSC 2 : Pulse Generator PLCK: Peripheral Clock

R1, R2: 저항 CLK : CPU클럭R 1 , R 2 : Resistance CLK: CPU Clock

본 고안은 시스템 클럭펄스의 가변회로에 관한 것으로서, 특히 중앙처리장치(이하 CPU라 칭함)에서 이용하는 클럭펄스와 주변장치의 클럭단자에 인가되어지는 클럭 펄스를 가변시킬 수 있는 회로에 관한 것이다.The present invention relates to a variable circuit of a system clock pulse, and more particularly, to a circuit capable of varying a clock pulse used in a central processing unit (hereinafter referred to as a CPU) and a clock pulse applied to a clock terminal of a peripheral device.

종래의 표준 클럭발생기는 하나의 입력주파수를 받아 두가지의 클럭펄스 즉, CPU에서 이용하는 클럭펄스와 주변장치에서 이용되는 클럭펄스를 출력하므로 양자의 클럭펄스를 독립적으로 가변할 수 없는 결점이 있었다. 따라서 본 고안의 목적은 상기와 같은 종래의 결점을 해소코저 안출한 것으로서, CPU에서 이용되는 클럭펄스와 주변장치에서 이용되는 클럭펄스를 가변시킬 수 있는 회로를 제공하는데 있다. 이하 첨부된 도면에 의거 본 고안은 실시예를 설명한다.The conventional standard clock generator receives one input frequency and outputs two clock pulses, that is, a clock pulse used by a CPU and a clock pulse used by a peripheral device, so that both clock pulses cannot be independently changed. Accordingly, an object of the present invention is to solve the above-mentioned drawbacks, and to provide a circuit capable of varying the clock pulses used in the CPU and the clock pulses used in the peripheral device. Hereinafter, the present invention will be described with reference to the accompanying drawings.

앤드게으트(A1)의 일측 입력단에는 게이트를 동작시킬 수 있는 게이트 동작전압(S)를 연결하며, 타측 입력단에는 콰드 러플(QUADRUPLE) D플립플롭(이하 콰드D FF라 칭함)(C)의 출력 ()을 연결하며, 앤드게이트(A1)의 출력을 D형 플립플롭(이하 D F/F라 칭함)(D1)의 입력단자(D)에 연결하며, D F/F(D1)의 출력단자(Q)를 D F/F(D2)의 입력단자(D)에 연결시킨다. 상기 D F/F(D1), (D2)의 PR 단자와 CR단자에 전원(Vcc)을 각각 연결하고, 펄스 발생기(OSC1)의 출력을 D F/F(D1), (D2)의 클럭단자(CK)에 연결한다.A gate operating voltage S capable of operating a gate is connected to one input terminal of the AND gate A 1 , and a quadruple D flip-flop (hereinafter referred to as quad D FF) C is connected to the other input terminal. Print ( ) And the output of the AND gate (A 1 ) to the input terminal (D) of the D-type flip-flop (hereinafter referred to as DF / F) (D 1 ), and the output terminal of the DF / F (D 1 ) Connect (Q) to the input terminal (D) of the DF / F (D 2 ). Connect the power supply Vcc to the PR and CR terminals of the DF / F (D 1 ) and (D 2 ), respectively, and output the output of the pulse generator OSC 1 to DF / F (D 1 ) and (D 2 ). To the clock terminal CK.

그리고 D F/F(D2)의 출력단자()는 인버터 앤드게이트(IA1)와 앤드게이트(A2)의 일측 단자에 각각 연결하며, 상기 인버터 앤드게이트(IA1)의 타측 입력 입력단에는 펄스발생기(OSC1)의 출력을 연결되도록 구성하며, 상기 인버터 앤드게이트(IA1)의 출력과 후술하는 인버터 앤드게이트(IA2)의 출력을 노아게이트(N)의 입력단에 각각 연결한다. 상기 노아게이트(N)의 출력은 D F/F(D3)의 클럭단자(CK)에 연결시킨다.And the output terminal of DF / F (D 2 ) ) Is connected to one terminal of the inverter end gate (IA 1 ) and the end gate (A 2 ), respectively, and the output of the pulse generator (OSC 1 ) is connected to the other input input terminal of the inverter end gate (IA 1 ). The output of the inverter end gate IA 1 and the output of the inverter end gate IA 2 , which will be described later, are connected to an input terminal of the noble gate N, respectively. The output of the NOR gate N is connected to the clock terminal CK of DF / F (D 3 ).

한편, 앤드게이트 (A2)의 타측 입력단에는 게이트를 동작시키기 위한 게이트 동작 전압(S1)을 연결하며, 상기 앤드게이트(A2)의 출력은 콰드 D FF(C)의 입력단자(D0)에 연결한다. 상기 콰드 D FF(C)의 출력단자(Q0), (Q2), ()을 입력단자(D1), (D3), (D2)에 연결시켜 토글작용을 하도록 연결하며, 콰드 D FF(C)의 출력단자()를 인버터 앤드게이트(IA2)의 일측 입력단에 연결하고, 타측 입력단에는 펄스 발생기(OSC2)의 출력을 연결한다. 그리고 콰드 D FF(C)의 출력단자(Q3), ()에 저항(R1), (R2)을 연결하며 주변장치를 클럭단자(PCLK), ()에 연결한다. 또한 콰드 D FF(C)의 클럭단자(CK)에는 펄스 발생기(OSC2)를 연결한다.On the other hand, connected to the gate operating voltage (S 1) to the other input terminal is to operate the gate of the AND gate (A 2), and the output of the AND gate (A 2) an input terminal (D 0 of the quad D FF (C) ). Output terminals (Q 0 ), (Q 2 ), (of quad D FF (C) ) Is connected to input terminals (D 1 ), (D 3 ), (D 2 ) to toggle, and the output terminals (quad D FF (C) ) Is connected to the input terminal of the inverter end gate (IA 2 ), and the output of the pulse generator (OSC 2 ) is connected to the other input terminal. And the output terminals (Q 3 ), (of quad D FF (C) ) Connect the resistors (R 1 ), (R 2 ) to the clock terminals (PCLK), ( ). In addition, a pulse generator OSC 2 is connected to the clock terminal CK of quad D FF (C).

한편, D F/F(D3)의 출력단자()를 입력단자(D)에 연결시켜 토글시킨 출력단자(Q)의 출력을 CPU의 클럭단자에 연결되도록 구성하며, 상기 D F/F(D3)의 PR단자 CR단자에 전원(Vcc)을 연결하여 구성한다.On the other hand, the output terminal of DF / F (D 3 ) ) Is connected to the input terminal (D) to configure the output of the toggled output terminal (Q) to be connected to the clock terminal of the CPU, the power supply (Vcc) connected to the PR terminal CR terminal of the DF / F (D 3 ) To configure.

이와 같은 구성에서 본 고안의 회로동작을 설명한다.In this configuration, the circuit operation of the present invention will be described.

먼저, 게이트 동작전원(S)DL "로우"게이트 동작전압(S1)이 "하이"일 경우에 대하여 설명한다.First, the case where the gate operating power source SDL "low" gate operating voltage S 1 is "high" will be described.

콰드 D FF(DC)의 입력단자(D0)에 앤드게이트 (A2)출력 "하이"가 입력되어지면, 출력단자(Q0)도 "하이"가 된다. 따라서 상기 출력단자(Q0)의 출력 "하이"을 D1의 입력으로하여 토글작용한 출력단자()출력"로우"가 앤드게이트(A1)의 입력단자에 인가된다. 따라서 상기 앤드게이트(A1)의 출력은 변함없이 "로우"가 되어 DF/F(D1)의 입력단자에 인가되고, 상기 DF/F(D2)의 출력단자(Q)의 출력이 D F/F(D2)의 입력단자 (D)에 인가되며, 상기 D F/F(D2)의 출력단자()의 출력이 "하이"가 되어, 인버터 앤드게이트(IA2)에 연결되며 또한 펄스 발생기 (OSC1)의 출력이 인버터 앤드게이트 (IA1)에 연결된다. 따라서 인버터 앤드게이트(IA1)의 출력"로우"가 노아게이트(N)의 일측 입력단에 연결된다.When the AND gate A 2 output "high" is input to the input terminal D 0 of quad D FF (DC), the output terminal Q 0 also becomes "high". Therefore, the output terminal toggled using the output "high" of the output terminal Q 0 as the input of D 1 ( The output "low" is applied to the input terminal of the AND gate A 1 . Therefore, the output of the output terminal (Q) of said AND gate (A 1) the output is "low" is a DF / F (D 1) is applied to the input terminal, the DF / F (D 2) of the unchanged of DF / F (D 2 ) is applied to the input terminal (D), the output terminal of the DF / F (D 2 ) ( ) Output is "high", connected to inverter end gate IA 2 and the output of pulse generator OSC 1 to inverter end gate IA 1 . Therefore, the output " low " of the inverter end gate IA 1 is connected to one input terminal of the noble gate N.

그리고 콰드 D FF(C)의 출력단자(Q1)의 "로우"출력과 펄스발생기(OSC2)의 출력을 입력한 인버터 앤드게이트(IA2)의 출력을 노아게이트(N)의 타측 입력단에 입력된다. 따라서 상기 노아게이트(N)의 출력은 펄스발생기(OSC2)의 펄스 레벨에 따라서 출력되어 D F/F(D3)의 클럭단장 인가된다. 따라서 상가 D F/F(D3)는 펄스발생기(OSC2)에서 발생하는 펄스를 2분주하여 출력하여 CPU클럭단자에 인가한다.Then, the output of inverter end gate IA 2 , which inputs the "low" output of quad D FF (C) output terminal Q 1 and the output of pulse generator OSC 2 , to the other input terminal of noar gate N. Is entered. Therefore, the output of the NOR gate N is output according to the pulse level of the pulse generator OSC 2 and applied to the clock cut of the DF / F (D 3 ). Therefore, the additive DF / F (D 3 ) divides the pulse generated by the pulse generator OSC 2 into two and outputs it to the CPU clock terminal.

그리고 콰드 D FF(C)의 출력(Q3), ()는 펄스 발생기(OSC2)에서 발생하는 클럭펄스에 의해서 4분주 되어 주변장치 클럭펄스(PCLK)()엔 인가한다. 게이트 동작 전압(S)이 "하이"게이트 동작전압(S1)이 "로우"일 경우에 대하여 설명하면, 콰드 D FF(C)의 입력단자(D0)에 앤드게이트(A2) 출력"로우"가 입력되면, 출력단자(Q0)도 "로우"가 됨으로써 콰드 D FF(C)의 출력단자()출력은 "하이"가 된다.And outputs of quad D FF (C) (Q 3 ), ( ) Is divided into 4 parts by the clock pulse generated from the pulse generator (OSC 2 ), so that the peripheral clock pulse (PCLK) ( Is authorized. When the gate operating voltage S is "high" and the gate operating voltage S 1 is "low", the AND gate A 2 is output to the input terminal D 0 of the quad D FF (C). Low "is inputted, the output terminal Q 0 also becomes" low "so that the output terminal of quad D FF (C) ( The output is "high".

따라서 앤드게이트(A1)의 입력단에 "하이"가 인가됨으로 그의 출력은 "하이"가 되어 D F/F(D1)의 입력단자에 인가되고, 상기 D F/F(D1) 출력단자(Q)의 출력이 D F/F(D2)의 입력단자(D)에 인가되며, 상기 D F/F(D2) 출력단자()의 출력은 "로우"가 되어 인버터 앤드게이트(IA1)에 연결되며, 또한 펄스 발생기(OSC1)의 출력 인버터 앤드게이트(IA1)에 연결된다. 따라서 인버터 앤드게이트(IA1)의 출력은 노아게이트(N)의 일측 입력단에 연결된다. 그리고 후술하는 인버터 앤드게이트(IA2)에 출력 "로우"가 노아게이트(N)의 타측 입력단에 연결된다. 따라서 상기 노아게이트(N)의 출력은 펄스 발생기(OSC1)의 출력펄스에 따라서 출력되어 D F/F(D3)의 클럭단자(CK)에 인가된다. 따라서, D F/F(D3)의 출력은 펄스 발생기(OSC1)의 펄스를 2분주한 펄스를 CPU의 클럭단자에 인가한다.Therefore, the AND gate (A 1) whose output doemeuro applied to the "high" at the input is the "High" DF / F (D 1) is applied to the input terminal, of the DF / F (D 1) the output terminal (Q of ) output is applied to an input terminal (D) of the DF / F (D 2), the DF / F (D 2) of the output terminal ( ) Of the output is a "low" is coupled to the AND gate inverter (IA 1), it is also connected to the inverter output AND gate (1 IA) of the pulse generator (OSC 1). Therefore, the output of the inverter end gate IA 1 is connected to one input terminal of the noble gate N. An output " low " is connected to the other input terminal of the noah gate N in the inverter end gate IA 2 to be described later. Therefore, the output of the NOR gate N is output according to the output pulse of the pulse generator OSC 1 and applied to the clock terminal CK of the DF / F (D 3 ). Accordingly, the output of the DF / F (D 3 ) applies a pulse obtained by dividing the pulse of the pulse generator OSC 1 by two to the clock terminal of the CPU.

그리고 콰드 D FF(C)의 출력단자(Q3), ()의 출력은 발생기(OSC2)의 펄스를 두번 토글작용를 하여 2분주된 펄스단자(PCLK), ()에 인가된다.And the output terminals (Q 3 ), (of quad D FF (C) The output of) toggles the pulse of the generator (OSC 2 ) twice and divides the pulse terminal (PCLK) Is applied.

상술한 바와 같이 본 고안에 의하여 중앙처리장치에서 이용되는 클럭펄스와 주변장치에서 이용되는 클럭펄스를 가변 수 있도록 회로 설계에 융통성을 부여할 수 있는 이점이 있다.As described above, the present invention has the advantage of providing flexibility in circuit design so that the clock pulse used in the central processing unit and the clock pulse used in the peripheral device can be varied.

Claims (1)

게이트 동작전압(S)과 콰드러플D 플립플롭(C)의출력을 논리곱하는 앤드게이트(A1)의 출력을 D입력으로 하는 D 플립플롭(D1)과, 상기한 D 플립플롭(D1)의 Q출력을 받아출력을 앤드게이트(A2) 및 인버터앤드게이트(IA1)에 전하는 D 플립플롭(D2)과, 상기한 D 플립플롭(D1), (D2)과 인버터 앤드게이트(IA1)에 클럭펄스를 가하는 펄스 발생기(OSC1)와, 게이트 동작전압(S1)이 인가되는 앤드게이트(A2)의 출력, 자신의 Q0출력출력 Q2, 출력이 각각 입력(D0∼D3)에 인가되어 있는 동시에출력이 인버터 앤드게이트(IA2)에 연결되어 있고 Q3출력 및출력이 각각 저항(R1), (R2)을 통하여 주변장치의 클럭단자(PCLK)()에 연결되어 있는 쉬프트 레지스터(C)와 상기한 인버터 앤그게이트(IA2) 및 콰드러플 D 플립플롭(C)에 클럭펄스를 가하는 펄스발생기(OSC2)와, 상기한 인버터 앤드게이트(IA1), (IA2)의 출력에 의해 발생되는 노아게이트(N)을 출력을 클럭으로 하여 단자를 통하여 CPU에 인가되는 클럭펄스(CLK)를 발생하는 D 플립플롭(D3)등을 구비하여 상기한 게이트 동작전압(S1)(S2)의 값에 따라 CPU 클럭펄스(CLK)와 주변장치의 클럭펄스(PCLK)가 독립적으로 가변되도록한 것을 특징으로 하는 시스템 클럭펄스의 가변회로.Of the gate operating voltage (S) and quadruple D flip-flop (C) Receiving a Q output of the output of multiplying the output logic AND gate (A 1) D flip-flop (D 1) and the above-mentioned D flip-flop (D 1) to the D input D flip-flop (D 2 ) which delivers the output to end gate (A 2 ) and inverter and gate (IA 1 ), and to D flip-flops (D 1 ), (D 2 ) and inverter end gate (IA 1 ). Output of pulse generator OSC 1 applying clock pulse, AND gate A 2 to which gate operating voltage S 1 is applied, and its Q 0 output Output Q 2 and output are respectively applied to inputs (D 0 to D 3 ) The output is connected to the inverter endgate (IA 2 ) and the Q 3 output and A clock terminal (PCLK) of the peripheral device output through a respective resistance (R 1), (R 2 ) ( ), A pulse generator (OSC 2 ) for applying a clock pulse to the shift register (C), the inverter angigate (IA 2 ) and the quadruple D flip-flop (C), and the inverter and gate (IA). 1 ), D flip-flop (D 3 ), etc., which generates a clock pulse (CLK) applied to the CPU through the terminal with the output of the noble gate (N) generated by the output of (IA 2 ). And a CPU clock pulse (CLK) and a clock pulse (PCLK) of a peripheral device are independently changed according to the value of the gate operation voltage (S 1 ) (S 2 ).
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