KR880002873Y1 - Clock dividing circuit - Google Patents

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신만균
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정재은
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Abstract

내용 없음.No content.

Description

클럭 분주회로Clock divider

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2(a)도는 본 고안 회로도에서 2분주시 각부 파형도.Figure 2 (a) is a waveform diagram of each part divided by two minutes in the circuit diagram of the present invention.

제2(b)도는 본 고안 회로도에서 3분주시 각부 파형도.Figure 2 (b) is a waveform diagram of each part when divided into three minutes in the circuit design of the present invention.

제2(c)도는 본 고안 회로도에서 4분주시 각부 파형도.Figure 2 (c) is a waveform diagram of each part when divided into 4 minutes in the circuit design of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

FF1, FF2: 플립플롭 N1, N2, N3, N4: 낸드게이트FF 1 , FF 2 : flip-flop N 1 , N 2 , N 3 , N 4 : NAND gate

A, B ; 스위칭 입력단자 PR : 프리셋트단자A, B; Switching input terminal PR: Preset terminal

CLR : 클리어단자CLR: Clear Terminal

본 고안은 주클럭 신호를 원하는 펄스로 분주할 수 있게 한 클럭 분주회로에 관한 것이다.The present invention relates to a clock divider circuit capable of dividing a main clock signal into desired pulses.

일반적으로 시스템회로를 구성하는 경우에 주클럭 펄스는 수정 발진기를 사용하여 안정된 펄스를 만들지만 회로에 인가되는 각 펄스마다 각각 별개의 분주회로를 구성시켜야만 되는것이었다.In general, in the case of system circuit, the main clock pulse uses a crystal oscillator to make a stable pulse, but each pulse applied to the circuit had to have a separate frequency divider circuit.

본 고안은 이와같은 점을 감안하여 단일의 분주회로로써 원하는 분주 펄스를 발생시킬 수 있게 하기 위하여 스위칭 입력단자에 인가되는 레벨전위에 따라 분주율이 각각 상이하게 출력되도록 한 클럭 분주회로를 제공하고자 하는 것으로 각각의 논리소자인 낸드게이트 및 플립플롭의 출력이 스위칭 입력단자에 인가되는 상태신호로써 제어되게 구성한 것이다.In view of the above, the present invention intends to provide a clock divider circuit for outputting different dividing ratios according to the level potential applied to the switching input terminal in order to generate a desired divider pulse with a single divider circuit. The outputs of the NAND gates and the flip-flops, which are the logic elements, are controlled by the state signals applied to the switching input terminals.

이를 첨부도면에 의하여 상세히 설명하면 다음과 같다.When described in detail by the accompanying drawings as follows.

제1도는 본 고안의 회로도로서 고주파주입력클럭펄스(CK)와 전원(B+)이 인가되는 낸드게이트(N1)의 출력이 플립플롭(FF1)(FF2)의 클럭단자(▷)에 인가되게 구성하고 플립플롭(FF2)의 프리셋트단자(PR) 및 클리어단자(CLR)에 전원(B+)을 연결하여 액티브 상태가 되지 못하게 구성한다. 그리고 플립플롭(FF2)의 클리어단자(CLR)에는 전원(B+)을 연결하며 프리셋트단자(PR)에는 스위칭 입력단자(B)를 연결 구성한 후 스위칭입력단자(A)는 플립플롭(FF2)의 출력단자(Q1)와 낸드게이트(N2)에 입력되게 연결하여 플립플롭(FF1)의 입력단자(K)에 인가되게 연결 구성한다. 플립플롭(FF1)의 출력단자( 0)와 연결된 낸드게이트(N3)는 그 출력 이 플립플롭(FF2)의 입력단자(K)에 인가되게 구성한 후 플립플롭(FF1)(FF2)의 출력이 서로 궤환되게 구성하여 낸드게이트(N4)로 분주된 클럭이 출력되게 구성한 것으로 전원(B+)은 5V의 직류 전원이다.1 is a circuit diagram of the present invention, in which the output of the NAND gate N 1 to which the high frequency main input clock pulse CK and the power supply B + is applied is a clock terminal of the flip-flop FF 1 (FF 2 ). The power supply B + is connected to the preset terminal PR and the clear terminal CLR of the flip-flop FF 2 to prevent the active state. Then, the power supply B + is connected to the clear terminal CLR of the flip-flop FF 2 , and the switching input terminal B is connected to the preset terminal PR, and then the switching input terminal A is the flip-flop FF. 2 ) is connected to the output terminal (Q 1 ) and the NAND gate (N 2 ) of the input and configured to be applied to the input terminal (K) of the flip-flop (FF 1 ). Output terminal of flip-flop (FF 1 ) The NAND gate N 3 connected to 0 ) is configured such that its output is applied to the input terminal K of the flip-flop FF 2 , and then the outputs of the flip-flop FF 1 (FF 2 ) are fed back to each other. The clock divided by the gate N 4 is configured to be output. The power supply B + is a 5V DC power supply.

이와같이 구성된 본 고안은 스위칭 입력단자(A)(B)에 인가되는 고, 저레벨의 상태신호에 따라 각기 다른 분주의 펄스를 얻을 수가 있는 것으로 2분주 클럭출력을 얻고자 할때에는 스위칭 입력단자(A)(B)에 모두 저레벨의 상태신호가 인가된다. 따라서 플립플롭(FF2)의 출력은 프리셋트단자(PR)가 액티브된 상태로 되어 입력단자(J)(K)에 인가되는 상태신호의 관계없이 출력단자(Q1)로 항상 고레벨 상태신호(제2(a)도 참조)가 출력되어 플립플롭(FF1)의 입력단자(J)에 인가되는 동시에 낸드게이트(N2)를 통하여 입력단자(K)에 항상 고레벨 상태신호가 인가되므로 클럭단자에 인가되는 네가티브에지트리거 입력클럭펄스에 동기되어 토글되게 된다. 따라서 입력클럭(CK)이 플립플롭(FF1)의 클럭단자(▷)에 인가되는 네가티브에이지시 출력단자(Q1)(Q0)로 서로 상반된 펄스가 출력되는 것으로 이 출력이 낸드게이트(N4)로 출력될때에는 제2도와 같이 2분주되게 된다.The present invention configured as described above can obtain different divided pulses according to the high and low level state signals applied to the switching input terminals (A) and (B). In (B), a low level state signal is applied. Accordingly, the output of the flip-flop FF 2 is always at the high level state signal (the output terminal Q 1 ) regardless of the state signal applied to the input terminal J and the preset terminal PR being activated. 2) is also output to the input terminal (J) of the flip-flop (FF 1 ) and at the same time high-level state signal is always applied to the input terminal (K) through the NAND gate (N 2 ) clock terminal It is toggled in synchronization with the negative edge trigger input clock pulse applied to. Therefore, the pulses opposite to each other are output to the negative edge output terminal Q 1 (Q 0 ) applied to the clock terminal ▷ of the flip-flop FF 1 . 4 ), the output is divided into two as shown in FIG.

또한 3분주의 클럭펄스 출력을 얻고자할때에는 스위칭 입력단자(A)는 저레벨 상태신호를, 스위칭 입력단자(B)는 고레벨 상태신호가 인가되게 한다. 여기서 초기에 플립플롭(FF1)의 출력단자(Q0)는 고레벨 상태신호가 출력되고 플립플롭(FF2)의 출력단자(Q1)로 저레벨 상태신호가 출력된다면 처음 네가티브에지트리거 클럭펄스에서 플럽플롭(FF1)의 입력단자(J)(K)가 고레벨 상태로 되어 있어 토글되면서 출력단자(Q0)는 저레벨 상태신호로 반전되고 플립플롭(FF2)의 출력단자(Q1)는 초기에 출력단자( 0)가 저레벨 상태였으므로 입력단자(J)는 저레벨 상태신호가 입력되고 입력단자(K)는 고레벨 상태로 되어 계속 저레벨 상태를 유지하게 된다. 그후 2번째 네가티브에지트리거에서 플립플롭(FF2)의 입력단자(J)(K)가 모두 고레벨이 되어 출력단자(Q1)는 토글되어 고레벨 상태가 된다. 다음 3번째 네가티브에지트리거 펄스(CK)가 플립플롭(FF1)의 입력단자(J)(K)가 모두 고레벨 상태로되어 토글되므로 이전까지 저레벨 상태로 있던 것이 고레벨 상태에서 토글되어 한주기를 이루어 반복하게 된다. 또한 이때 출력단자(Q1)는 입력단자(J)(K)가 모두 고레벨 상태에서 토글되어 저레벨 상태로 반전된 한주기를 이루어 반복하게 되므로 플립플롭(FF1)의 출력단자( 0)의 반전된 신호는 입력 펄스에 대하여 3분주 신호를 얻게된다.(제2(b)도)In addition, in order to obtain a three-minute clock pulse output, the switching input terminal A causes a low level state signal and the switching input terminal B applies a high level state signal. In this case, the output terminal Q 0 of the flip-flop FF 1 initially outputs a high-level state signal and the low-level state signal is output to the output terminal Q 1 of the flip-flop FF 2 . The input terminal J (K) of the flop flop (FF 1 ) is in a high level state and is toggled so that the output terminal (Q 0 ) is inverted to a low level state signal and the output terminal (Q 1 ) of the flip flop (FF 2 ) is Initially, output terminal ( Since 0 ) was in the low level state, the low level state signal is input to the input terminal J, and the input terminal K becomes a high level state to maintain the low level state. Then, in the second negative edge trigger, the input terminals J and K of the flip-flop FF 2 are all high level, and the output terminal Q 1 is toggled to a high level state. Since the next 3rd negative edge trigger pulse CK is toggled because the input terminal J of the flip-flop FF 1 is in the high level state, the previous negative edge trigger pulse CK is toggled in the high level state and repeated in a cycle. Done. In addition, the output terminal (Q 1 ) is the output terminal of the flip-flop (FF 1 ) is repeated because the input terminal (J) (K) is all toggled in the high level state and inverted to a low level state. The inverted signal of 0 ) obtains a three-division signal for the input pulse (Fig. 2 (b)).

다음으로 4분주 클럭 출력을 얻고자할때에 스위칭 입력단자(A)(B)에 모두 고레벨 상태신호를 인가시키면 초기 상태에서 플립플롭(FF1)(FF2)의 출력단자(Q0)는 고레벨 상태이고 출력단자(Q1)는 저레벨이였다면 인가되는 클럭펄스(CK)가 처음 네가티브에지트리거 클럭펄스에서 플립플롭(FF1)의 입력단자(J)(K)는 고레벨 상태에서 토글되어 출력단자(Q0)는 저레벨 상태로 반전되고 2번째 클럭펄스에서는 플립플롭(FF2)의 입력단자(J)는 고레벨 상태, 입력단자(K)는 저레벨 상태가 되어 출력단자(Q0)는 고레벨 상태신로를 출력시키며 4번째 클럭펄스에서는 플립플롭(FF2)의 입력단자(J)는 저레벨 상태, 입력단자(K)는 고레벨이 되므로 출력단자(Q1)는 저레벨이 되어 한주기를 반복하게 되고 플립플롭(FF1)의 출력단자( 0)에서 반전된 신호는 입력클럭펄스에 대하여 4분주 신호를 얻게 된다.(제2(c)도)Next, when a high-level state signal is applied to the switching input terminals A and B in order to obtain a four-division clock output, the output terminal Q 0 of the flip-flop FF 1 and FF 2 is initially set. If the high level state and the output terminal Q 1 were low level, the applied clock pulse CK is the first negative edge trigger clock pulse, and the input terminal J of the flip-flop FF 1 (K) is toggled in the high level state. The terminal Q 0 is inverted to a low level state, and at the second clock pulse, the input terminal J of the flip-flop FF 2 is in the high level state, and the input terminal K is in the low level state, and the output terminal Q 0 is in the high level state. In the fourth clock pulse, the input terminal (J) of the flip-flop (FF 2 ) is at the low level, and the input terminal (K) is at the high level, so the output terminal (Q 1 ) is at the low level. And the output terminal of the flip-flop (FF 1 ) The signal inverted at 0 ) obtains a four-division signal with respect to the input clock pulse (see FIG. 2C).

이상에서와 같이 본 고안은 스위칭 입력단자에 인가되는 상태신호에 따라 플립플롭의 구동을 제어하여 각기 출력되는 클럭의 분주률을 상이하게 하여 원하여 클럭펄스를 얻을 수가 있는 것으로 플립플롭 및 낸드게이트를 스위칭 입력단자와 병설 구성시킬때에는 여러가지의 분주율을 임의로 구할 수가 있어 여러가지 시스템 회로에 널리 적용시킬 수 있는 효과라 있는 것이다.As described above, the present invention controls the driving of the flip-flop according to the state signal applied to the switching input terminal, so that the divided clock ratios of the outputted clocks are different to obtain desired clock pulses. When combined with the switching input terminal, various division ratios can be arbitrarily obtained, which is widely applicable to various system circuits.

Claims (1)

낸드게이트(N1)의 출력이 플립플롭(FF1)(FF2)의 클럭단자에 인가되게 구성하고 낸드게이트(N2)(N3)를 통하여 플립플롭(FF1)(FF2)의 입력단자(K)에 인가되게 구성하여 출력단자( 0)(Q1)의 상태신호가 서로 플립플롭(FF1)(FF2)의 입력단자로 궤환되게 구성한 후 낸드게이트(N4)로 출력되게 구성하여 낸드게이트(N2) 및 플립플롭(FF2)의 프리셋트단자(PR)에 스위칭 입력단자(A)(B)의 출력이 인가되게 구성시킨 클럭 분주회로.A NAND gate (N 1) output flip-flop (FF 1) flip-flop (FF 1) (FF 2) is to be configured to the clock terminal of the (FF 2) and via a NAND gate (N 2) (N 3) of the Configured to be applied to the input terminal (K) and output terminal ( 0 ) (Q 1 ) are configured to be fed back to the input terminal of the flip-flop (FF 1 ) (FF 2 ) and then output to the NAND gate (N 4 ) so that the NAND gate (N 2 ) and flip-flop ( A clock divider circuit configured to apply an output of a switching input terminal (A) (B) to a preset terminal (PR) of FF 2 ).
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