KR900004018B1

KR900004018B1 - 메모리 억세스 제어장치

Info

Publication number: KR900004018B1
Application number: KR1019850001353A
Authority: KR
Inventors: 스미오 이또
Original assignee: 후지쓰가부시끼가이샤; 야마모도 다꾸마
Priority date: 1984-02-29
Filing date: 1985-03-28
Publication date: 1990-06-09
Also published as: DE3587375T2; EP0153877B1; US4890226A; DE3587375D1; JPS60181942A; EP0153877A3; KR850007128A; AU3913785A; CA1231463A; ES540736A0; EP0153877A2; AU551648B2; ES8606690A1

Abstract

내용 없음.

Description

메모리 억세스 제어장치

제 1 도는 본 발명의 배경을 설명하기 위한 데이타처리 시스템의 개통도.

제 2 도는 종래의 영상 메모리 제어장치의 일예의 계통도.

제 3a 및 3b 도는 종래의 영상 메모리 제어장치의 문제점을 설명하기 위해 영상 메모리의 논리공간과 인쇄되어 나오게될 화상의 일예도.

제 4 도는 본 발명에 채용될 영상 메모리 제어장치의 개통도.

제 5a 도는 제 4 도에 보인 장치에서 채널제어기(CHC)로부터 영상하드웨어(IMH)로의 데이타 흐름을 보이는 후로우챠트.

제 5b 도는 제 1 도에 보인 중앙처리 유니트(CPU)로부터 제어처리기(CTP)로 이송되는 명령어코드의 데이타 포멧도.

제 5c 도는 제 4 도에 보인 형식제어 버퍼(FCB)내의 데이타 포멧도.

제 5d 도는 문자코드의 문자의 대응 상부 어드레스로의 변환과정도.

제 5e 도는 제 4 도에 보인 페이지 버퍼(PB)내의 데이타 포멧도.

제 5f 도는 각 문자의 시작위치도.

제 6 도는 제 4 도에 보인 문자발생기 제어기(CGC)의 계통도.

제 7 도는 제 6 도에 보인 기입회로(WC)의 개통도.

제 8a 도는 기입제어 동작을 설명하기 위한 후로우챠트.

제 8b 도는 제 8a 도에 보인 기입제어 동작에서 측방억세스와 수직억세스를 설명하기 위한 도표.

제 9 도는 본 발명의 일실시예에 의한 영상 메모리를 나타내는 개통회로도.

제 10 도는 영상 메모리내에 내포된 셀어드레스 변환테이블(CAT), 셀메모리(CM) 및 셀어드레스 큐(CAQ)의 여러 상태와 CAT의 상태에 대응하는 논리 메모리의 상태를 나타내는 도면.

제 11a 도는 2CAT와 CAQ의 초기상태도.

제 11b 도는 새로운 데이타가 논리 메모리의 1페이지에 기입될때 2CAT와 CAQ의 변환상태도.

제 11c 도는 다른 새로운 데이타가 논리메모리의 다른 페이지에 기입될때 2CAT,CAQ 및 논리메모리의 변환상태도.

제 12 도는 제 9 도에 보인 영상 메모리의 동작을 설명하기 위한 후로우 챠트.

제 13 도는 제 9 도에 보인 영상 메모리내의 영상 메모리 제어유니트의 논리회로도.

제 14 도는 제 9 도에 보인 영상 메모리내의 셀어드레스 변환테이블(CAT).

제 15 도는 제 9 도에 보인 영상 메모리내의 셀메모리(CM).

제 16 도는 수직 억세스와 수평 억세스를 설명하기 위해 제 9 도에 보인 영상 메모리내의 EOR_a와 EOR_b의 개통도.

제 17a 및 17b 도는 수직인쇄와 수평인쇄 양자에 대한 금지영역을 설명하기 위한 도표.

제 18a 및 18b 도는 문자와 화상이 인쇄용지에 인쇄되는 방향도.

제 19 도는 제 4 도의 PR_c35의 개통도.

제 20 도는 INT CONT 191의 개통도.

제 21a 도는 제 19 도의 어드레스 제어회로의 회로도.

제 21b 도는 클록신호 CLKX와 CLKY를 발생시키기 위한 회로의 논리회로도.

본 발명은 메모리 억세스 제어장치에 관한 것으로 특히 메모리로부터 레이저 프린터(laser printer)와 같은 프린터에까지 데이타를 출력시키기에 적합한 개량된 가상 메모리 시스템(virtual memory system)을 사용하며 또한 고속처리 능력을 갖는 메모리 억세스 제어장치에 관한 것이다.

관련된 기술이 1983. 6. 29일 출원된 일본 특허출원번호 소58-117405호에 발표되어 있는데 여기서 예를들어 레이저프린터는 영상 데이타를 연속적으로 고속 인쇄할 필요가 있으므로 영상 메모리로부터 레이저프린터까지 영상 데이타를 고속전송해야 한다.

종래에는 영상 데이타를 연속으로 판독하기 위해 두 개의 영상 메모리들이 필요하였다. 여기서 한 영상메모리는 1페이지의 영상 데이타를 기억시키기 위한 것이고, 다른 한 영상 메모리는 다른 1페이지의 영상데이타를 판독하기 위한 것이다. 그러나 이러한 구성은 두 페이지의 영상 데이타를 동시에 기억하고 판독하기 위한 두 개의 영상 메모리를 필요로 하므로 결국 전체 메모리 용량이 커야만 했다.

단 1페이지의 영상 데이타만을 기억시킬 수 있는 용량을 갖는 영상 메모리를 제공하여 이미 영상 데이타가 읽혀진 영역에 새로운 영상 데이타를 순서적으로 기입할 수 있도록 하는 것이 가능하다. 그러나 이러한 구성은 도면을 참조하여 뒤에서 상세히 설명되는 바와같이 페이지의 상부로부터 하부로 기입 영상 데이타가 순서적으로 기입되지 않으면 고속 판독속도를 제공할 수 없다.

따라서, 본 발명의 목적은 판독속도를 저하시킴없이 감소된 메모리 기억용량을 갖는 메모리 억세스 제어장치를 제공하는데 있다.

본 발명의 또다른 목적은 기입이 순서적으로 되지 않아도 단일 영상 메모리 평면을 판독 및 기입용으로 동시에 사용할 수 있는 메모리 억세스 제어장치를 제공하는데 있다.

상술한 목적을 달성할 수 있도록, 본 발명의 한 특징에 의하며, 다수의 데이타 전송단위에 해당하는 메모리 용량을 갖는 메모리와, 그 메모리로부터 데이타를 판독하기 위해 시행되는 판독 논리 어드레스 순서와 다른 논리, 어드레스 순서로 메모리내에 기입데이타를 기입하는 기입회로와, 메모리내로 데이타를 기입하기위해 시행되는 논리 어드레스 기입순서와 다른 논리 어드레스 순서로 메모리로부터 데이타를 판독하기 위한 판독회로를 포함하는 메모리 억세스 제어장치가 제공된다. 본 발명에 의한 이 장치는 또한 판독데이타가 메모리내에 기억된 실어드레스를 검출하기 위한 어드레스 검출회로와, 데이타의 1전송단위가 기억되는 메모리의 실어드레스와 그 데이타의 전송단위를 기입하기 위해 사용되는 대응하는 논리 어드레스간의 일치성(correspondence)을 기억시키기 위한 일치성 기억회로와, 그리고 상기 일치성 기억회로에 기억된 대응하는 논리어드레스를 지정함으로써 실어드레스에 종전에 기억된 데이타의 전송단위가 판독된 후 데이타의 그 다음 전송단위를 어드레스 검출회로에 의해 검출된 실어드레스에서 기입하도록 상기 기입회로를 제어하기 위한 제어회로도 포함된다.

메모리는 인쇄용지 1페이지를 기억시킬 정도의 실어드레스 공간을 갖고 있으며, 일치성 기억회로는 인쇄용지의 적어도 두 페이지를 기억할 정도의 논리적인 공간을 갖고 있다.

일치성 기억회로는 각 논리어드레스에 일치성이 설정되었는지 여부를 나타내는 일치성 설정비트(correspondence establishing bit)를 포함한다. 일치성 설정비트는 데이타의 전송 단위가 메모리내에 기입된 후 턴온(turn on)된다. 일치성 설정비트는 데이타의 전송단위가 판독된 후 턴 오프(turn off)된다. 새로운 실어드레스는 일치성 설정비트가 턴오프되는 논리 어드레스와 일치하도록 만들어진다.

어드레스 검출회로는 데이타의 전송단위가 실어드레스로부터 판독된 후 판독된 실어드레스를 기억하고 또한 판독된 실어드레스를 출력시키기 위한 선입력/선출력회로(first-in/first-out circuit)이다. 그 출력된 판독 실어드레스는 일치성 설정비트가 턴오프되는 특정 논리 어드레스와 일치하도록 만들어진다.

일치성 기억회로는 각 논리어드레스에 해당 논리 어드레스가 실 어드레스와 일치하도록 허용되는가의 여부를 나타내는 일치성 금지비트(correspondence inhibiting bit)를 포함한다.

제어회로는 일치성 금지비트가 판독동작 중 온상태에 있을때 또는 일치성 설정비트가 판독동작 중 오프상태에 있을때 흰색 공간을 인쇄해내도록 흰색영역 데이타를 발생시키기 위한 소거신호(blank signal)발생회로를 포함한다.

기업회로와 판독회로는 또한 기입어드레스 또는 판독 어드레스를 측방 억세스용 어드레스 또는 수직 억세스용 어드레스로 변환시키기 위한 어드레스 변환회로를 더 포함한다.

이하 첨부된 도면을 참고하여 본 발명의 상술한 목적 및 특징들을 양호한 실시예들을 예로들어 설명한다. 제 1 도는 본 발명의 배경을 설명하기 위한 데이타 처리시스템을 나타낸다. 제 1 도에서, 데이타 처리시스템은 호스트 중앙처리 유니트(CPU) 1, 주채널 2, 영상 메모리 제어장치 3 그리고 표시유니트와 같은 입력/출력 유니트(I/O) 4를 포함하고 있다. 영상 메모리 제어장치 3은 본 발명에 속하는 영상 메모리 30과 프린터(제 1 도에 도시안됨)를 포함하고 있다. CPU1은 주채널 2를 통하여 영상 메모리 제어장치 3 또는 I/O유니트 4와 통신한다. 영상 메모리 제어장치 3으로부터 인쇄되어 나올 문자들에 관한 문자 데이타 또는 영상 메모리 제어장치 3을 동작 시키기 위한 어떤 명령들은 CPU1로부터 발생되어 채널 2를 통하여 영상메모리 제어장치 3으로 전송된다.

영상 메모리는 프린터장치(제 1 도에 도시안됨)로 출력될 1페이지의 영상 데이타를 전송시키기 위한 데이타 버퍼로서 작용한다. 영상 메모리 30은 추후 상세히 설명되는 바와같이 실제 메모리의 변형으로 된 특정한 시스템이다.

제 2 도는 종래의 영상 메모리 제어장치의 일예를 나타낸다. 제 2 도에서, 종래의 영상 메모리 제어장치는두개의 영상 메모리들(IMM₁과 IMM₂) 30_a1과 30_a2와 선택기(SEL) 30_a3을 포함하고 있다. 각각의 두 영상메모리들 30_a1과 30_a2는 1페이지의 영상 데이타를 기억시키기 위한 용량을 갖고 있다. 예를들어 제 1 영상 메모리 30_a1으로부터 레이저프린터까지 1페이지의 영상 데이타를 판독해내는 동안 예를들어 선택기는 기입동작을 위해 제 2 영상 메모리 30_a2를 선택한다. 기입동작에서 제 2 영상 메모리 30_a2는 제 2 영상 메모리 30_a2의 해당 논리어드레스 공간에 대응하는 논리 어드레스 LA를 지정함으로써 그내에 1페이지 데이타를 기입하기위해 억세스된다. 마찬가지로, 제 2 영상 메모리 30_a2의 판독동작하는 동안 선택기는 다음 1페이지의 영상데이타를 기입하기 위한 제 1 영상 메모리 30_a1을 선택한다. 이러한 구성은 고속 판독동작을 보장해준다. 왜냐하면 영상 데이타가 기입동작을 인해 정지하지 않고 연속하여 판독될 수 있기때문이다.

그러나, 상술한 종래의 장치는 두개의 영상 메모리 또는 두 페이지의 메모리용량을 필요로하므로 결국 메모리용량이 커야하는 단점을 초래한다.

메모리용량을 감소시키기 위해서는 1페이지의 메모리용량을 갖는 단일 영상 메모리를 제 3a 도에 보인 바와같이 제공할 수도 있다.

제 3a 도에서 쇄선으로 나타낸 부분A는 영상 데이타가 판독된 논리공간을 나타내는 것으로, 이 부분을 데이타 기입용으로 사용할 수 있으며 부분B는 영상 데이타가 판독되지 않은 논리 공간을 나타낸다. 만일 기입데이타를 논리 공간의 상부로부터 하부로 순서적으로 기입한다면, 이 단일 영상 메모리로서도 판독동작과 동시에 데이타를 기억시킬 수 있다. 그러나 , 기입데이타의 논리어드레스들이 한결같이 논리공간의 상부로부터 하부로 순서적으로 공급되지 않는다. 제 3b 도에 보인 것을 일예로 든다면, 여기서 X축(1)의 영상 데이타가 우선 영상 메모리에 기입되며, 그 다음 y축(2)의 영상 데이타가 기입되고, 마지막으로 라인(3)의 영상 데이타가 기입된다. 따라서, 논리공간의 상부논리 어드레스(0,0)으로부터 X축의 마지막 논리 어드레스(X,Y)까지 판독동작을 완료한 후에만 X축의 영상 데이타가 영상 메모리 내로 기입될 수 있다. 그러므로 기입 및 판독동작이 항상 동시에 수행될 수 없다.

이 경우에 그 다음 판독동작은 1페이지의 영상 데이타를 기입한 후에야 시작될 수 있다. 결과적으로 연속판독 동작은 이 단일 영상 메모리에 의해 시행될 수 없다.

제 4 도는 본 발명에 채용될 제 1 도외 영상 메모리 제어장치 3의 개통도이다. 제 4 도에서 영상 메모리 제어장치 3은 영상 메모리 30(제 1 도), 제어처리기(CTP)31, 채널제어기(CHC)32, 원형 메모리(GLM)33, 영상 하드웨어(IMH)34, 프린트 제어기(PRC)35, 제어버스(C-BUS)36, 메모리버스(M-BUS) 37 그리고 영상 데이타 버스(I-BUS) 38을 포함하고 있다. 제 4 도에서 쇄선들은 제어신호들을 전송시키기 위한 경로들을 나타낸다.

CTP31은 판독전용 메모리(ROM)과 제어프로그램 기억용 랜돔 억세스 메모리(RAM)으로 구성된 로칼메모리(IM) 310를 포함하고 있다. RAM은 또한 작업영역으로서 작용한다.

제어처리기(CTP)31은 장치 3의 전체를 제어하며 또한 영상하드웨어(IMH)34를 위해 전처리를 수행한다. 제어처리기(CTP)31은 마이크로프로세서로 실현될 수 있다.

채널제어기(CHC) 32는 주채널 2(제 1 도)를 통해 CPU1(제 1 도)로 연결되며 직접 메모리 억세스(DMA)방법에 의해 CPU1로부터 원형메모리(GLM) 33으로 그래픽데이타 또는 분자데이타의 전송동작을 수행한다.

원형메모리(GLM) 33은 중간버퍼(IB) 330, 페이지버퍼(PB) 33l, 그래프 데이타 버퍼(GDB) 332, 영상데이타버퍼(IDB) 333, 형상 오버레이 메모리(formoverly memory ; FOM) 334, 문자발생 메모리(CG) 335, 형상 제어버퍼(FCB) 336, 그리고 문자 변환표(translation table : TT) 337를 포함하는데 그 중 몇개는 차후 상세히 설명한다. 원형메모리(GIM) 33은 예를들어 0.5메가바이트 내지 2.5메가바이트의 메모리용량을 갖는다.

영상하드웨어(IMH) 34는 원형 메모리(GLM) 33에 기억된 압축데이타 또는 코드데이타를 제어처리기(CTP) 31의 제어하에 비트 패턴 데이타로 변환시키기 위한 그리고 그 비트패턴 데이타를 영상 메모리(IMM) 30 내에 기입시키기 위한 하드웨어를 포함한다. 영상 하드웨어(IMH) 34는 문자발생제어기(CCC) 340, 백터 발생제어기(VGC) 341, 오버레이 패턴제어기(OVC) 342, 그리고 영상발생 젱기(IMC) 343을 포함하고 있다.

문자발생 제어기(CGC) 340은 필수적인 것으로 영상하드웨어(IMH) 34내에 구비되어 있다. CGC 340은 원형 메모리(GLM) 33 내의 문자발생메모리(CG) 335내에 기억된 영상문자 모드들의 기능을 갖는다. 각각의 문자코드들은 CPU1(제 1 도)로부터 이송된 문자데이타를 내부표현으로 즉, 문자당 4바이트의 코드로 변환시킴으로써 얻어진다. 문자코드들은 제어처리기(CTP) 31이 문자발생제어기(CGC) 340을 작동시킬때 직접 메모리 억세스(DMA)에 의해 원형 메모리(GLM) 33 내의 문자발생 메모리(CG) 335로부터 메모리버스(M-BUS) 37을 통하여 CGC 340으로 공급된다. 기타 제어기들, 즉, 벡터발생 제어기(VGC)341, 오버레이 패턴제어기(OVC) 342와 영상발생 제어기(IMC) 343은 임의로 제공된다.

VGC 341은 원형메모리(GLM) 33 내의 그래프데이타 버퍼(GDB) 332 내에 기억된 영상그레픽 데이타 코드들의 기능을 갖고 있다. VGC 341에 공급된 데이타는 주 CPU 1(제 1 도)로부터 전송된 그래픽 데이타를 내부표현으로 변환시켜 얻은 그래픽 코드들이다. VGC 341은 또한 제어처리기(CTP)31이 VGC 341을 작동시킬때 직접 메모리 억세스(DMA)에 의해 M-BUS 37을 통하여 GLM33내의 그래프데이타 버퍼(GDB)332를 억세스 시킨다.

OVC 342는 압축된 오버레이 데이타를 재기억하는 기능을 갖고 있으며, IMC 343은 압축된 영상 데이타를 재기억하는 기능을 갖고 있다.

제어버스(C-BUS) 36은 제어처리기(CTP) 31과 일치하는 버스이다. 일예로서, C-BUS 36은 24비트 어드레스 버스와 16비트 데이타 버스로 구성되어 있다. 영상 메모리 제어장치 3내의 모든 메모리들과 레이스터들은 C-BUS 36의 어드레스 공간내에 배분(map)될 수 있다. C-BUS 36은 8-비트 데이타 또는 16-비트 데이타를 전송할 수 있다.

M-BUS 37은 직접 메모리 억세스(DMA)를 GLM 33으로부터 영상하드웨어(IMH) 34로 전송하는데만 사용되는 버스로서, C-BUS 36과 무관하게 동작 할 수 있다. M-BUS 37은 예를들어 24-비트 어드레스버스와 16-비트 데이타 버스로 구성된다. M-BUS 37은 항상 16-비트 데이타를 전송한다.

영상 메모리(IMM) 30은 영상 하드웨어(IMH) 34로부터 출력된 영상 데이타를 기억시키기 위한 메모리이다. IMH 34로부터의 영상 데이타출력은 비트 패턴 데이타이다. 연속적인 인쇄를 실현시키기 위해 IMM 30은 단 1페이지의 실메모리만을 사용함에도 불구하고 두 페이지의 논리 메모리들을 실현시키기 위한 어드레스 변환으로서 작용하는 본 발명에 의한 특정한 하드웨어를 갖고 있다. IMM 30은 일예로서 두 메모리 평면들(IMM) 301과 302로 구성된다.

제 1 메모리 평면 301은 문자발생제어기(CGC) 340에 의해 발생되는 두 페이지의 문자영상 데이타용으로 사용된다. 제 2 메모리 평면 302는 임의로 구비되며 벡터발생 제어기(VGC) 341에 의해 발생되는 두 페이지의 그래픽 영상 데이타용으로 사용된다.

프린트제어기(PRC) 35는 IMM 30과 인쇄장치(제 4 도에 도시안됨)간의 인터페이스를 제어한다. 인쇄장치에서 인쇄공정 타이밍과 동시에 PRC 35는 영상 데이타를 IMM 30으로부터 인쇄장치로 전송된다. IMM 30을 두개의 메모리 평면들로 구성하려면 PRC 35는 크기가 더 커야만 한다.

제 4 도에 보인 영상 메모리 제어장치 3의 동작은 다음과같다. 채널제어기(CHC)32는 문자데이타를 호스트 CPU1(제 1 도)로부터 입수 한다음 직립 메모리 억세스(DMA)에 의해 M-BUS 37을 통하여 원형메모리(GLM) 33으로 전송시킨다. 제어처리기(CTP) 31은 이 데이타 전송을 감독할 뿐만아니라 수신된 문자데이타에 의해 페이지버퍼(PB) 331의 내용을 형성해준다. 1페이지의 내용이 일단 PB 331내에 형성되면 CTP31은 CGC 340이 PB 331로부터 문자코드들을 수신하여 문자데이타의 비트패턴을 발생 시키도록 명령을 문자발생 제어기(CGC) 340으로 발생시킨다. 그때 IMM 301은 발생되는 영상 데이타의 비트패턴을 기억한다.

비트패턴의 발생이 완료되면 CGC 340은 발생이 끝났음을 CTP 31에 통보한다. 그때 제어처리기(CTP)31은 IMM 301로부터 데이타를 판독시키도록 프린터 제어기 PRC 35로 명령을 발생시킨다. 명령에 응답하여, PRC 35는 IMM 301로부터 데이타를 읽은 다음 인쇄장치의 동작과 동시에 비데오 신호(VS)로서 그것을 출력시킨다.

비데오 신호(VS)를 출력시키기 위한 PRC 35의 판독 및 출력동작과 동시에 제1페이지에 대한 상술한 동작과 마찬가지 방식으로 그 다음 페이지 내용을 페이지 버퍼(PB) 331 내에 형성하고 문자발생제어기(CGC) 340은 다음 페이지의 문자데이타의 비트패턴을 발생시키며, 그 다음 IMM 301은 그 다음 페이지의 발생된 비트 패턴을 기억시킨다.

그래픽 데이타가 호스트 CPU1로부터 전송되면 1페이지의 그래픽 데이타가 페이지 버퍼(PB) 331 내에 기억된 후 제어처리기(CTP) 31이 VGC 341을 작동시키면 VGC 341은 1페이지의 그래픽 데이타의 비트 패턴을 발생시킨다. 그러면 IMM 302는 그래픽 데이타의 비트패턴을 수신한다. IMM 302로부터 1페이지의 그래픽 데이타를 판독시키고 또한 그 다음 페이지의 그래픽 데이타를 IMM 302내에 기억시키는 동시동작은 문자데이타에 대한 동작과 동일하다.

문자데이타와 그래픽 데이타가 동일 페이지상에 인쇄되어나올때 프린트 제어기(PRC)35는 IMM들 301과 302로부터의 출력들의 논리오아를 취한다.

제 4 도에 보인 장치 3에 관한 좀 더 상세한 동작을 제 5a 내지 5f 도를 참조하여 설명한다.

제 5a 도는 제 4 도에 보인 장치 3내의 채널제어기(CHC) 32로부터 영상 하드웨어(IMH)34까지의 데이타흐름을 설명하기 위한 후로우차트이다. 제 4 도 및 제 5a 도를 참조하면, 단계 501에서, CTR31은 CPU1로부터 CHC32를 통하여 명령코드(instruction code : IC)와 데이타(D)를 수신한다. 명령코드(IC)는 일예로서 제 5b 도에 보인 형식을 갖고 있다. 이 예에서 명령코드는 1바이트 즉, 0 내지 7의 8비트로 구성된다. 명령코드의 주 내용은 CPU1로부터의 데이타가 문자데이타(CD) 또는 그래픽데이타(GD)인지의 여부를 나타내거나 또는 CPU1로부터의 데이타가 문자데이타일때 한 페이지상의 수직위치와 라인간격을 결정해주는 형상제어 버퍼(FCB) 336의 내용을 형성하도록 명령을 발행한다. 제 5b 도에서, 고위 4비트들에서 최상위 비트 7만이 "1"일때 명령코드는 CPU1로부터의 데이타가 문자데이타 임을 나타내준다. 이 경우에, 하위 4비트들 0 내지 3은 채널번호(CH,NO)를 나타내는것으로 이는 페이지상의 라인 즉, 페이지상에 인쇄될 문자의 수직위치를 결정해준다. 그 다음 상위 비트 6만이 "1"일때 명령코드는 CPU1로부터의 데이타가 그래픽 데이타임을 나타내준다. 비트 5만이 "1"일때 명령코드는 FCB 336를 형성하도록 명령을 발행한다. 다른 비트패턴을 갖는 명령코드는 인쇄장치를 작동시키도록 명령을 발행할 수 있다.

단계 502에서 제어처리기(CTP)31은 원형메모리(GLM) 33내의 IB 330내에 CPUI로부터의 데이타를 수정하지 않고 기억시킨다.

단계 503에서, CTP 3l은 명령코드(IC)를 분석하여 데이타가 문자데이타(CD)인지 그래픽데이타(GD)인지 판정해준다.

만일 수신된 데이타가 그래픽 데이타일 경우 그때 단계 504에서 그래픽 데이타 처리가 그래프 데이타 버퍼(GDB) 332, 백터 발생제어기(VGC) 341과 IMM 302를 포함하는 그래픽 발생기에 의해 수행된다.

만일 수신된 데이타가 문자데이타(CD)일 경우 그때 단계 505에서 페이지의 라인상에 인쇄될 문자의 수직위치가 수신된 명령코드에 준한 형상제어버퍼(FCB) 336을 참조하여 결정된다. FCB 336의 포멧은 제 5c 도에서 일예로서 보이고 있다. FCB 336의 내용은 소망하는 인쇄 포멧으로 사전에 결정된다. 1페이지 50의 기장이 12인치라고하고 인접 라인들간의 최소라인 간격이 12라인/인치라고하면, 이때 1페이지의 최대라인수는 0 내지 143, 144줄이다. 따라서, 1페이지상의 각 라인의 수직위치를 결정하는 FCB 336은 최대 "0 내지143" 즉, 144컬럼들이다. 각 컬럼은 페이지 50상의 한줄에 해당한다. FOB 336내의 각 컬럼은 라인간격을 나타내는 라인간격 제어데이타(line pitch ; LP)와 넘어갈 라인을 나타내는 채널번호(CH.NO)로 구성된다. 채널번호(CH.NO)는 "0 내지 12"중 하나이다. 동일한 채널번호를 소망하는 인쇄 포멧에 따라 상이한 컬럼들에 제공할 수도 있다. 제어처리기(CTP) 31은 동일한 채널번호들이 수신되는 횟수를 계수한다. 예를들어 명령코드가 제 5c 도에 보인 FCB 336내에 제일 먼저 채널번호"1"로 지정됐을 때 CTP 31은 컬럼 "0"부터 시작하여 첫번째 채널번호 "1"을 탐색한다. 첫번째 채널번호"1"은 본예에서 컬럼"3"내에 기억되기 때문에 CTP 31은 라인"3"을 제어하도록 그의 포인터(poiter)를 이동시킨다. 그다음 명령코드가 다시 채널번호"1"을 지정했다고 가정하면 CTP 31은 두번째 채널번호"1"을 탐색한다. 두번째 채널번호"1"은 컬럼"5"내에 기억된다. 그러므로, CTP 31이 컬럼"3"으로부터 "5"로 그의 포인터를 건너뛴다. 만일 그다음 명령코드가 채널번호"7"을 지정했다면 CTP 31은 만일 컬럼들 "0"내지 "142"가 채널번호 "7"을 기억하지 않을 경우 그의 포인터를 컬럼 "5"로부터 컬럼 "143"으로 이동시킨다.

라인간격 IP는 "0", "1" 및 "2" 중 하나로서 각각은 인접라인들간의 간격이 6라인/인치, 8라인/인치와 12라인/인치임을 나타낸다.

프린트의 해상도가 240돗트/인치라고 가정하면 이때 명령코드에 의해 지정될 경우, 제 1 라인 "0"상의 문자데이타는 페이지 상부로부터 40돗트만큼 수직으로 아래의 위치에서 발생된다. 왜냐하면 제 1 컬럼 "0"은 라인간격 "0" 즉, 6라인/인치를 포함하므로 한 라인은 수직방향으로 40돗트가 필요하다. 또한 명령코드에 의해 지정될 경우 제 2 라인 "1"상의 문자데이타는 제 1 라인 "0"으로부터 30돗트만큼 수직으로 아래의 위치에서 발생된다. 왜냐하면, 제 2 컬럼 "1"은 라인간격 "1" 즉, 8라인/인치를 내포하므로 한 라인은 수직방향으로 30돗트가 필요하다.

제 4 및 5a 도를 참조하면, 단계 505뒤에 제어처리기(CTP) 31은 원형메모리(GLM) 33내의 중간버퍼(IB) 330으로부터 한 바이트씩 문자데이타를 판독한다. 판독데이타는 문자코드인 60진법으로 전개된 2진화 10진교환코드(hexadecimal Extended Binary-Coded-Decimal Interchange Code ; EBCDIC)로서 처리한다. 즉, 단계 506에서, 판독문자코드는 GLM 33내의 문자변환 테이블(TT) 337을 참조하여 GLM 33의 문자발생 메모리(CG) 335내에 기억된 문자패턴의 상부 어드레스로 번역된다.

CG 335와 TT 337간의 상호관계는 제 5d 도에 보이고 있다. 제 5d 도에서 TT는 256컬럼들로 구성된다. 각 컬럼은 문자코드(EBCDIC)에 대응하는 문자패턴의 상부어드레스를 기억한다. CG 335는 문자 A, B, C,...에 대한 문자패턴들을 기억한다. 일예로서 60진법 표현의 "1"의 문자코드(character code ; C.C)가 IB 330으로부터 판독될때 CTP 31은 TT 337의 컬럼"1"을 탐색하므로 그 결과로서 문자 "A"의 상부 어드레스 TA=a_t ¹이 식별된다.

식별된 상부 어드레스 a_t1은 단계 507에서 PB 331내에 기억된다. 마찬가지로 "3"의 문자코드가 지정될때 문자 B의 상부 어드레스 TA=a_t2가 식별된다음 단계 507에서 PB 331내에 기억된다.

제 5e 도는 페이지 버퍼(PB) 331의 포맷을 보이고 있다. 제 5e 도에서 PB 331내에는 문자 패턴의 상술한 상부 어드레스를 TA이외에, CGC 340내의 인쇄 데이타 메모리(제 6 도 참조)를 억세스시키기위한 어드레스 PMDA와 수평방향으로의 이동량 MA도 단계 507에서 기억된다. 인쇄데이타메모리는 추후 상세히 설명될 것이다.

이동량 MA는 제 5f 도를 참조하여 설명한다. 제 5f 도에 보인 바와같이 이동량은 페이지상에서 문자들의 인쇄시 작동위치들로부터 수평방향으로의 이동거리이다. 페이지상의 각 라인에 대한 인쇄 시작위치는 인쇄데이타메모리내에 기억되어 있다. 예를 들어 제 5f 도에서 문자 "A"에 대한 이동량은 "0"이며 문자 "B"에대한 이동량은 "S₁" 그리고 문자 "C"에 대한 이동량은 "S₂"이다. 수평방향으로 문자의 크기가 인치당 10개의 문자로 한정될 때 그리고 해상도가 인치당 240돗트일때 그때 1문자의 시작 어드레스와 그다음 문자의 시작 어드레스간의 수평방향의 거리는 24돗트이다. 이경우에 S₁은 24이고 S₂는 48이다.

1페이지에 대한 모든 문자코드들이 처리된 후 상술한 방식으로 단계들 506 내지 508을 반복함으로써 제어처리기(CTP) 31은 단계 509에서 페이지 버퍼(PB) 331내에 종료 플래그(end flag : EF)를 세트시킨다. 이 상태에서, PB 331은 이동량 MA, 문자패턴의 상부 어드레스들 TA, 그리고 인쇄데이타메모리를 억세스하기 위한 어드레스 PMDA를 포함하는 1페이지상에 인쇄될 모든 문자들에 대한 문자정보를 기억시킨다.

그다음 단계 510에서 CTP 31은 문자발생제어기(CGC) 340내에 필요한 파라메터들을 세트시킨다. 이 파라메터들은 문자데이타를 비트패턴데이타로 발생시키는데 필요하다.

마지막으로, 단계 511에서 CTP 31이 문자데이타를 비트패턴 데이타로 발생시키도록 CGC 340에 요청하면 그때 CGC 340은 동작하기 시작한다.

제 6 도는 제 4 도에 보인 장치 3내의 CGC 340의 개통도를 나타낸다. 제 6 도에서 CGC 340은 전술한 바와같은 인쇄데이타메모리(PDM) 61, 제어 레지스터 62, CGC 제어기(CONT) 63, CG 억세스회로(ACS) 64, 그리고 기입회로(WC) 65를 포함한다.

PDM 61과 제어레지스터 62는 제 5a 및 5e 도를 참조하여 전술한 바와같은 필수적인 파라메터들을 특히 제 5a 도의 단계 510에서 기억시킨다. 좀 더 구체적으로 PDM 61은 1페이지상에 인쇄될 각 라인들의 시작어드레스들과 인쇄될 문자가 회전되어야할지 여부와 각 문자의 폭과 높이가 얼만지를 나타내는 플래그를 포함하는 다수의 문자 파라메터들을 기억시킨다.

제어 레지스터 62는 CGC 340의 동작을 개시하기 위한 시작명령을 기억하기위한 명령 레지스터(command register ; C.REC) 621, CGC 340의 상태데이타(status data)를 기억하기위한 상태 레지스타(S.REG) 622, 페이지 버퍼(PB) 331내에 상부 어드레스 TA를 나타내기 위한 메모리 어드레스 레지스터(MA, REG) 623, 그리고 인쇄될 문자의 수직위치(제 5c 도의 FCB를 참조)를 기억하기 위한 라인 어드레스 레지스터(L. REG) 624를 포함하고 있다. 인쇄데이타메모리(PDM) 61과 제어 레지스터 62내의 이 데이타들은 제 4 도에 보인 장치3내의 제어처리기(CTP) 31의 제어하에 세트된다.

CTP 31이 PB 331의 내용들을 세트하고 그 데이타를 PDM 61내에 제공하고, M.A.REG 623내에 PB331내의 상부어드레스를 세트시키고 그리고 L.REG 624내에 수직위치를 세트한 후 그다음 시작명령을 명령레지스터 621내에 기입한다. 명령레지스터 621로부터의 시작명령에 응답하여 CONT 63은 다음과 같이 동작하기 시작한다.

(1) 메모리 어드레스 레지스터 623내에 기억된 PB 331의 상부어드레스를 사용하여 CONT 63은 PB 331내에 기억된 데이타를 판독한다. PB 331은 제 5d 도를 참조하여 전술한 바와같이 1페이지에 대한 CG 335내의 문자패턴들의 상부어드레스를 TA 이동량 MA, 그리고 PDM 61의 어드레스를 포함하는 데이타를 미리 기억하고 있다. PB 331로부터의 판독된 데이타는 메모리 어드레스 레지스터 623으로부터 전송된 상부어드레스들과 동일한 상부어드레스를 포함하고 있다.

(2) PB 331로부터 판독된 상부 어드레스 TA는 CONT 63을 통하여 CG 억세스회로(ACS) 64로 전송된다.

CONT 63은 PDM 61에 기억된 라인 시작 어드레스의 데이타와 PB 331로부터 판독된 데이타 내에 내포된 이동량 MA를 근거하여 기입될 문자위치를 계산한다.

또한 PDM 61의 어드레스 PDMA 즉, PB 331로부터 판독된 데이타내에 내포된 어드레스를 사용함으로써, CONT 63은 PDM 61로부터 대응하는 문자파라메터들을 판독하여 그 판독문자 파라메터들을 기입회로(WC) 65로 전송시킨다. 그다음 CONT 63은 그의 동작을 개시하도록 WC 65를 작동시킨다.

(3) 그다음 WC 65는 CG 요청신호를 ACS 64로 보낸다. 그다음 ACS 64는 CG 335를 억세스시켜 PB 331로부터의 데이타에 의해 지정된 예를들어 한 라인의 문자패턴 "A"를 판독한다. 한 라인의 문자패턴은 IMM 301내에 기입된다. 기입동작에서, 수직기입 또는 수평기입은 상세히 후술되는 바와같이 수행된다. 한 라인의 문자패턴이 CG 335로부터 판독된 후 ACS 64는 CG 335를 억세스시키기 위해 어드레스를 증분시킨다.

(4) 상기 (3)항에서 기술된 바와같은 동작은 각 라인의 문자패턴에 대해 반복된다. 문자패턴이 IMM 301내로 완전히 기입됐을때 WC 65는 문자패턴의 기입동작이 완료됐음을 CONT 63에 알린다.

(5) 그다음, CONT 63은 PB 331을 다시 억세스하여 기입될 다음 문자에 대한 뒤를 잇는 데이타를 판독하여 (1) 내지 (4)항에서 상술한 것과 동일한 동작이 반복된다.

상기 동작은 PB 331로부터 CONT 63까지 종로 플래그 EF가 판독될때까지 순서적으로 반복된다. 종료플래그 EF가 판독될때 CONT 63은 한 페이지에 대한 기입동작이 완료됐음을 상태 레지스터 622를 통하여 CTP 31(제 4 도)에 통보한다.

제 7 도는 제 6 도에 보인 CGC 340에 내포된 기입회로(WC) 65의 개통도이다. 제 7 도에서 WC 65는 병렬-직렬 변화 쉬프트 레지스터(SRa) 650, 직렬-병렬 변환 쉬프트 레지스터(SRb) 651, X카운터 652, Y카운터 653, H카운터 654, V카운터 655, 기입제어회로(WCC) 656, 그리고 멀티플렉서 657을 포함하고 있다. X카운터 652는 IMM 301의 X어드레스들을 감독하기 위한 카운터이며, Y카운터 653은 IMM 301의 Y어드레스들을 감독하기위한 카운터이며, H카운터 654는 문자의 폭을 감독하기 위한 카운터, 그리고 V카운터 655는 문자의 높이를 감독하기 위한 카운터이다.

제 8a 도는 제 7 도에 보인 WCC 656의 동작을 설명하기 위한 후로우챠트이다. 제 8a 도에서, 그리고 WCC 656의 동작에 대한 다음 설명에서, 수평 억세스방법에 대해 주로 설명한다. 후로우챠트에서 모든 수직 억세스 방법은 괄호내에 놓여있다. 동작은 다음 순서로 수행된다.

(1) 시동시에 WCC 656가 CONT 63(제 6 도)로부터 인쇄될 문자의 기입위치 X₁과 Y₁(수직 억세스에서 X₂와 Y₂), 폭 H 및 높이 V를 수신한 후 그리고 CONT 63이 그의 동작을 시작하도록 WCC 656을 작동시킨 후 그 다음 단계 801에서 WCC 656은 X, Y, H와 V카운터들 652 내지 655내의 값들 X₁, Y₁, H와 V를 각각 세트시킨다.

(2) SR_a650이 WCC 656에 의해 비어있음이 확인될때 그때 단계 802에서 CG 335내에서 문자데이타를 요청하는 ACS 64(제 6 도)로 요청신호 REQ를 보낸다.

(3) 단계 803에서, WCC 656은 판독문자 데이타의 16비트들이 SR_a650에 세트될때까지 그의 동작을 지연시킨다. 판독데이타가 SR_a650내에 세트될때 CG 335를 억세스시키기 위한 ACS 64(제 6 도)의 어드레스는 증분된다.

(4) 단계 804에서, WCC 656은 SR_b651을 소거한다.

(5) 단계 805에서, SR_a650으로부터 일련으로 출력된 1비트 데이타는 WCC 656의 제어하에 SR_b651내에 전이된다.

(6) 단계 805에서 WCC 656은 X카운터 652(Y카운터 653을 감소시킴)를 증분시키고 또한 H카운터 654를 감소시킨다.

(7) 단계 807에서, WCC 656은 SR_b651이 데이타로 채워져 있는지 여부 즉 X카운터 652의 하위 4비트들이 수평 억세스 처리시에 모두 "1"인지 여부를 판별한다. 즉, WCC 656은 16비트의 데이타 즉, IMM 301을 억세스시키기 위한 억세스단위인 1데이타 단위가 SR_b651로 전이되었는가 여부를 판별한다. 단계 807에서 또한 WCC 656은 H카운터 654가 비어있는지 여부 즉, CG 335로부터 전송된 데이타량이 문자의 전체폭 H에 달하는지 여부를 판별한다.

만일 답이 "아니오(NO)"일 경우, 그때 단계들 805 내지 807을 반복한다. 만일 답중 적어도 하나가 "예(YES)"일 경우 그때 단계 808이 수행된다.

(8) 단계 808에서, WCC 656은 SR_b651내의 내용들이 모두 "0"인지 여부를 판별한다. 만일 내용들이 모두 "0"일 경우, 기입시키기 위한 억세스가 수행되지 않고 단계 814로 진행된다. SR_b651내용들이 모두 "0"일때 기입동작이 수행되지 않기 때문에 문자패턴이 큰 흰색영역을 포함할때 고속처리가 실현된다. 만일 SR_b651이 적어도 1비트인 "1"을 포함할 경우 단계 809가 수행된다.

(9) 단계 809서, WCC 656이 메모리 기입 억세스를 위한 요청신호 REQ를 발생시킨다. 요청신호 REQ는 IMM 301에 공급된다.

(10) 단계 810에서, WCC 656은 억세스 허용 신호 ACK가 IMM 301로부터 전송될때까지 기다린다. 이 대기는 다른 장치가 I-BUS 38(제 4 도)를 사용할 경우에만 필요하다.

(11) 단계 811에서, SR_b651내의 데이타 D₀내지 D₁₅, X카운터 652내의 데이타 X₀내지 X₁₁그리고 Y카운터 653내의 데이타 Y₀내지 Y₁₁은 I-BUS 38을 통하여 IMM 301로 전송된다. 따라서 16×1비트의 데이타는 뒤에서 상세히 설명되는 바와같이 데이타 X₀내지 X₁₁과 Y₀내지 Y₁₁을 근거하여 논리기입 어드레스에서 IMM 301내로 기입된다. 그러나 만일, 아무 논리 어드레스들로 뒤에서 상세히 설명되는 바와같이 기입동작을 위해 개방되지 않는다면 그때 논리기입 어드레스는 적어도 하나의 논리 어드레스들이 기입을 위해 개방될때까지 결정될 수 없다. 이경우에 IMM 301은 거절신호를 발생시킨다.

(12) 단계 812에서, WCC 656은 거절신호가 IMM 301로부터 전송되었는가 여부를 판별해준다. 만일, 전송되었다면 단계 813으로 진행이 되며 만일 안되었다면 단계 814로 진행된다.

(13) 단계 813에서, I-BUS 38의 점유를 피하도록 적당한 기간동안 진행이 정지된다. 그 기간후 단계들 810 내지 812가 반복된다.

(14) 단계 814에서 WCC 656은 H카운터가 비어있는가 여부를 판별해준다. 만일, 한 라인의 문자가 처리되었다면 그다음 진행이 단계 804로 진행된다.

(15) 만일 한 라인의 문자가 처리되었다면, 단계 815로 진행되며, 여기서 WCC 656은 v카운터 655가 비어있는지 여부를 판별해준다. 만일 비어있으면 문자가 IMM 301내로 완전히 기입되며, 만일 비어있지 않으면 단계 816으로 진행된다.

(16) 단계 816에서, 문자의 다음 라인에 대해 X카운터(Y카운터)와 H카운터가 리세트되고, Y카운터(X카운터)가 증분되고 그리고 v카운터가 감소되면 단계 802로 진행된다.

두 쉬프트 레지스터들 SR_a650과 SR_b651이 WC 65에 제공된 이유는 제 8b 도를 참조하면 이해될 수 있다. 여기서 IMM 301의 논리공간 상의 기입위치들은 측방 억세스와 수직 억세스 양자에 대해 나타낸다. 문자 A의 폭 H는 32비트들로서 나타낸다. 우선 SR_a650은 쇄선으로 표시된 바와같이 CG 335로부터 16비트들을 수신한다. 문자패턴 A의 상부 어드레스는 측방 억세스에 대해(X₁,Y₁) 또는 수직억세스에 대해(X₂,Y₂)이다. 제 8 도에 보인 바와같이 X어드레스 X₁또는 Y어드레스 Y₂는 16비트들의 최상위 비트 MSB와 항상 일치하지 않는다. 그 예에서, X어드레스 X₁또는 Y어드레스 Y₂는 MSB로부터 6비트 만큼 다르다.

WCC 656은 X어드레스 X₁또는 Y어드레스 Y₂를 알기 때문에 SR_b651은 고위 6비트를 기억하지 않고 단지 나머지 10비트를 SR_b651로 즉 더 고위비트 즉, 비트 9들로부터 하위 비트, 즉 비트 0까지 순차적으로 전이시킨다. 따라서, SR_b651은 제 1 기입동작에서 단 10비트들만을 출력시킨다. 수신된 16비트들에서 고위 6비트들은 무시되기 때문에 동작속도는 증가된다. 제 2 기입동작에서는 모든 비트들이 SR_a650으로부터 SR_b651까지 전이된다. 그러나 제 3 기입동작에서는 수신된 16비트들에서 단지 고위 6비트들만이 SR_b651로 전이된다.

제 9 도는 본 발명의 일실시예에 의한 영상 메모리 301의 개통회로도이다. 제 9 도에서 IMM 301은 IMM 301 또는 IMM 302(제 4 도)만을 전용으로 억세스하기 위해서 I-BUS 38에 연결되어 있다. IMM 301은 셀어드레스 변환테이블(CAT)91, 셀메모리(CM)92, 셀어드레스큐(CAQ)93, 제 1 어드레스 변환회로(EOR_a)94, 제 2 어드레스 변환회로(EOR_b)95, 제 1 멀티플렉서(MPX_a)96, 제 2 멀티플렉서(MPX_b)97, 제 3 멀티플렉서(MPX_a)98, 그리고 영상 메모리 제어회로(IMC)99를 포함하고 있다.

CAT 91은 논리 어드레스를 실어드레스로 변환하는 사용되는 테이블을 기억시키기 위한 논리 메모리이다.

CM 92는 비트 영상 데이타를 기억시키기 위한 실메모리이다.

CAQ 93은 사용되지 않는 실메모리셀들을 감독하기 위한 "선입력 선출력"(FIFO)회로이다. EOR_a94와 EOR_b95는 측방억세스, 수직억세스 또는 평면억세스를 실현시키도록 어드레스들과 데이타 순서들을 변환시키기 위한 회로이다.

X₀내지 X₁₁과 Y₀내지 Y₁₁은 IMH 34(제 4 도)의 판독 또는 기입논리 어드레스를 지정하기 위한 어드레스 라인들을 나타낸다. P는 판독 또는 기입을 위해 사용되는 페이지를 지정하기 위한 어드레스 라인을 나타낸다.

D₀내지 D₁₅는 IMH 34에 의해 데이타로 기입 또는 그로부터 판독하기 위한 데이타 라인들이다.

R/W는 데이타가 IMH 34로부터 판독되었는가 또는 IMH 34에 의해 IMM내에 기입되었는가 여부를 판별하기 위한 신호이다. RQ는 IMM 34로부터의 억세스 요청신호이다. ACK는 IMM 301로부터 IMM 34까지의 억세스 허용신호이다.

제 9 도에서 기타 신호들에 대해서는 후술한다.

제 9 도에 보인 IMM 301의 기본 동작에 대해서는 CAT 91, CM 92, CAQ 93의 어떤 상태들과 CAT 91의 상태에 대응 하는 논리공간 LS를 나타내는 제 10 도를 참조하여 설명한다. 설명을 간략히 하기 위해, 본예에서 논리공간 LS는 각각 64비트들×64비트들의 어드레스 공간을 갖는 단 9개의 논리셀들 LC를 갖고 있다. 각 논리셀은 실제의 메모리장치이다. 또한 CM 92는 논리셀 LC의 것과 동일한 64비트들×64비트들의 어드레스 공간을 각각 갖고 있는 9개의 실셀들 RC를 갖고 있다. 논리셀들 LC와 실셀들 RC는 1대 1통신에서 상대될 수 있다.

CAT 91은 논리 어드레스들 YX=00 내지 22에 의해 정의된 9개의 컬럼들을 갖고 있다. 각 컬럼은 AOV비트, NOCELL비트와 실셀어드레스를 포함하고 있다.

AOV비트는 논리셀이 논리셀 어드레스로서 할당될 수 있는지의 여부를 나타낸다. 즉, 논리공간 LS에서, 논리 어드레스들 YX=02, 12, 20, 21과 22를 갖는 쇄선부분은 페이지의 측면들 근처의 영역과 같은 할당금지구역의 일예를 나타낸 것이다. 이 영역에는 어떤 데이타도 인쇄될 수 없다. 그러므로, 이 영역에는 논리셀들 LR가 논리 어드레스들을 할당해줄 수 없다. 결국, CAT 91내에서 컬르들 02, 12, 20, 21 및 22내의 AOV비트들은 이 어드레스들에서 논리셀들 LS가 기입 또는 판독동작을 위해 사용될 수 없음을 나타내는 "1"로 명명된다. CAT 91내에서 기타 컬럼들은 "0"의 AOV비트들을 갖고 있다.

NOCELL비트는 논리셀과 실셀간에 일치성이 설정되었는가 여부를 나타낸다. 도시한 예에서는 논리 어드레스 00을 갖는 논리셀이 논리 어드레스 00을 갖는 실셀과 일치하며, 논리셀 01은 실셀 01과 일치, 논리셀10은 실셀 02와 일치, 그리고 논리셀 11은 실셀 04와 일치한다. 따라서, 컬럼들 00, 01, 10 및 11은 "11"로 명명된다.

이 예에서, CAP 93은 9개의 컬럼들을 갖는 FIFO이다. 각 컬럼은 그내에 데이타를 기입하거나 또는 그로부터 데이타를 판독하는데 사용될 수 있는 즉, 사용할 수 없는 실셀의 실어드레스를 기억시킨다. CAQ 93내에 흐르는 데이타의 방향은 도면에서 화살표로 보인 바와같이 하부로부터 상부로의 방향이다. CAQ 93내에 기억된 실어드레스들은 논리 어드레스들과 일치할 수 있다. 도시된 상태에서, 실어드레스 00, 01, 02 및 04는 각각 논리셀들 00, 01, 02 및 10에 일치하도록 만들어졌기 때문에 나머지 실셀들을 03, 05, 06, 07 및 08은 기타 판독 또는 기입 동작들을 위해 사용될 수 없다. 그러므로, CAT 91이외에 다른 CAT를 제공함으로써 다른 논리 공간내의 영상데이타는 동일한 CM 92내로 기입될 수 있다.

실메모리의 두페이지 기입동작을 단일 페이지 기입동작으로 해주는 것에 대해 제 11a 내지 11c 도를 참조하여 더 설명한다.

제 11a 도는 두 CAT들의 초기상태 즉, 제 1 페이지용 CAT(P₀) 및 제 2 페이지용 CAT(P₁)과 CAQ의 초기상태를 나타낸다. 이 상태에서, CAQ는 실셀 어드레스들 00 내지 08을 모두 기억시킨다. 그러므로 모든 실셀들은 기입동작용으로 사용될 수 있다. 또한 CAT(P₀)와 CAT(P₁)내의 NOCELL비트들은 CAT(P₀)와 CAT(P₁)내의 각 컬럼이 실어드레스를 기억할때 조차 논리셀이 실셀들 중 어느 하나와도 일치하지 않음을 나타내는 것으로 모두 "0"이다.

제 11a 도에 보인 이상태로 부터 제 11b 도에 보인 바와같은 영상데이타가 (1) 내지 (4)의 순서 즉, 제 1 페이지 P₀의 논리 어드레스들 00, 01, 10 및 11의 순서로 논리공간의 제 1 페이지 P₀상에 기입된다고 가정하면, 그때 CAQ에 기억된 실어드레스들 00, 01, 02 및 03은 순차적으로 출력된다. 그다음 출력된 실어드레스들은 제 11a 도에서 화살표로 보인 바와같이 CAT(P₀)의 컬럼들 00, 01, 10 및 11내로 입력된다. 결과적으로 제 11b 도에 보인 바와같이 CAT(P₀)는 컬럼들 00, 01, 10 및 11내에 실어드레스들 00, 01, 02 및 03을 각각 기억시킨다. 기억동작과 동시에 이 컬럼들 00, 01, 10 및 11내의 NOCELL 비트들은 "1"로 바뀐다. 이 상태에서 CAT(P₀)의 컬럼들 02, 12, 20, 21 및 22와 CAT(P₁)의 모든 컬럼들은 어떤 실어드레스에도 기억되지 않는다. CAQ는 사용되지 않는 실어드레스들 04, 05, 06, 07 및 08을 기억한다.

제 11b 도에 보인 상태로부터, 제 11c 도에 보인 바와같이 다른 영상 데이타가 (1) 내지 (5)의 순서로 즉, 제 2 페이지 P₁의 논리 어드레스들 10, 11, 20 및 21의 순서로 논리공간의 제 2 페이지 P₁내에 기입된다고 또 가정하면, 그때 실어드레스들 04 내지 08은 CAQ로부터 순차적으로 판독되어 컬럼들 10, 11, 20, 21 및 02내에 각각 기억된다. 동시에 이 컬럼들 내의 NOCELL비트들은 "1"로 바뀐다. 따라서 두 페이지의 영상데이타는 CM 92의 단일 페이지의 실어드레스들로 할당된다.

CM 92로부터 영상데이타를 판독하기 위해서는 논리 어드레스를 지정하는 것으로 충분하다. 그다음 논리 어드레스로 할당된 대응 하는 실어드레스내의 영상데이타는 인쇄장치로 판독된다.

영상데이타가 판독된후 판독된 실셀은 CAT 91내의 NOCELL비트를 바꿔서 사용될 수 있다. 그러므로, 한 페이지를 판독하는 동안 다른 페이지를 동시에 기입하는 것이 가능하다. 결과적으로 제 1 페이지로부터 제 2 페이지로 연속적인 판독동작이 가능하게 된다.

또한 적어도 하나의 실어드레스가 CAQ내에 기억되는한 또한 CAT(P₁) 또는 CAT(P₂)의 적어도 하나의 컬럼이 NOCELL비트인 "0"을 갖는한 실어드레스는 컬럼내에 기억될 수 있다. 그러므로, 논리공간내의 영상데이타의 기입은 상하 동작으로 제한되지 않는다. 제 11c 도에서 논리공간의 하부에 원이 기입되고 그 다음 논리공간의 상부에 사각형이 기입된다.

제 12 도는 제 9 도에 보인 영상메모리의 동작을 설명하기 위한 후로우 챠트이다.

제 9 도와 제 12 도를 참조하면 단계 1201에서 CAT 91을 억세스시키기 위한 논리 어드레스는 데이타 X₅내지 X₁₁, Y₆내지 Y₁₁및 P에 의해 결정된다. 하위 5개의 비트들 X₀내지 X₅와 Y₀내지 Y₅는 제 12 도를 참조한 실명에서 고려하지 않았다. 왜냐하면 하나의 논리셀은 64비트들×64비트들로 구성되어 있기 때문이다. 데이타 P는 페이지 P₀또는 P₁을 나타낸다. 그다음 결정된 논리 어드레스에 의해 CAT 91은 억세스되어 논리 어드레스에 대응 하는 AOV비트와 NOCELL비트가 판독될 수 있다.

단계 1202에서, IMC 99는 AOV비트가 "1" 또는 "0"인지 여부를 판별해준다.

만일 AOV비트가 "1"일 경우, 결정된 어드레스는 기입용으로 금지된 영역이다. 그러므로, 만일 단계 1203에서 IMC 99가 I-BUS 38로부터의 R/W신호가 기입신호를 판별할 경우, 처리가 수행되지 않는다. 만일 R/W 신호가 판독신호일 경우 그때 단계 1204에서 IMC 99는 "0"을 출력시켜 멀티플렉서들 98, 97, EOR_b95, 데이타 버스 D₀내지 D₁₅와 I-BUS 38을 통하여 PRC 35로 전송되므로 흰색 공간이 인쇄될 수 있다.

만일 AOV비트가 단계 1202에서 "0"일 경우 IMC 99는 NOCELL비트를 판별해준다. 만일 NOCELL비트가 "0"일 경우, 이 논리 어드레스는 실어드레스로 할당될 수 있다.

만일 단계 1206에서, R/W신호가 판독신호일 경우, 흰색공간은 단계 1204에서 인쇄된다. 왜냐하면, 이 논리셀로 할당된 실셀은 이미 판독되어 NOCELL비트가 "0"이기 때문에 사용상태에 있지 않다. 그러나, 만일 R/W신호가 기입신호일 경우 그때 단계 1207에서, IMC 99는 CAQ 93이 CAQ 93으로부터의 신호 EMP에 의해 비어있는지 여부를 판별해준다. 만일 CAQ 93이 비어있을 경우, 아무런 실셀도 사용될 수 없으므로 단계 1208에서 IMC 99는 거절신호 REJ를 "1"로 세트시킨다. 거절신호 REJ는 I-BUS 38을 통하여 IMH 34로 전송된다. 거절신호 REJ "1"에 응답하여 IMH 34는 다시 IMN 301올 억세스시킨다.

만일, CAQ 93이 단계 1207에서 적어도 하나의 실셀을 기억시킨 경우 그때 단계 129에서, IMC 99는 판독신호 QR을 발생시키므로 실어드레스는 CAQ 93으로부터 판독될 수 있다.

그다음 단계 1210에서, IMC 99는 기입신호 CATWT를 발생시키므로 취해진 실어드레스는 CAT 91의 논리 어드레스내에 기억될 수 있다. 동시에 이 논리 어드레스내의 NOCELL 비트는 "1"로 바뀐다.

그다음 단계 1211에서, IMC 99는 기입신호 CMWT를 발생시키므로 지정된 논리 어드레스에 의해 IMH 34로부터 I-BUS와 데이타버스 D₀내지 D₁₅를 통하여 데이타는 지정된 논리 어드레스로 할당된 실셀내에 기입된다.

만일 NOCELL비트가 단계 1205에서 "1"일 경우, 이는 실셀이 지정된 논리 어드레스에 할당되었음을 의미한다. 그러므로, 단계 1212에서, 지정된 논리 어드레스에 합당된 실어드레스는 CAT 91로 부터 판독된다.

그다음, 단계 1213에서, 만일 R/W신호가 기입신호일 경우, 단계 1211이 수행된다. 만일 R/W신호가 판독신호일 경우 그때 단계 1214에서, 데이타는 CM 92의 실어드레스로부터 판독된다. 그 판독된 데이타는 데이타버스 D₀내지 D₁₅와 I-BUS 38을 통하여 PRC 35로 전송된다.

단계 1215에서, IMC 99는 DUMP신호가 PRC 35로부터 전송되었는가 여부를 판별해준다. CUMP신호는 각 실셀이 판독된후 발생된다. DUMP신호는 64개의 수평라인들(Y₀-Y₅)을 갖는 하나의 실셀내의 데이타가 완전히 판독되었음을 측방 억세스중에 알려준다. DUMP신호는 또한 64개의 수직라인들(X₀-X₅)를 갖는 하나의 실셀 내의 데이타가 완전히 판독되었음을 수직 억세스시에 알려준다. 만일 DUMP신호가 수신되지 않을경우 진행은 종료된다.

만일 DUMP신호가 수신될 경우, IMC 99는 기입신호 CAWT를 발생시키므로 단계 1214에서 판독된 실셀의 실어드레스는 CAQ 93에 기입된다. 그다음, 단계 1217에서, CAT 91의 지정된 논리 어드레스내의 NOCELL비트는 "0"으로 바뀐다.

제 13 도는 제 9 도에 보인 IMM 301내의 IMC 99의 논리회로도이다. 제 13 도에서, IMC 99는 오아게이트들 131과 136과 앤드게이트들 132 내지 135와 137 및 138을 포함하고 있다. IMC 99는 신호들 NOCELL, AOV, R/W, DUM과 EMP를 수신하며 또한 신호들 BLANK, QR, QWT, CATWT, CMWT와 REJ를 출력시킨다. 오아게이트 131과 앤드게이트 132는 제 12 도에 보인 후로우챠트내의 단계들 1203 내지 1208을 수행한다. 앤드게이트 133 내지 136은 단계들 1209 내지 1211과 단계들 1215 내지 1217을 수행한다. 앤드게이트들 137과 138은 단계들 1202, 1203, 1206과 1207을 수행한다.

제 14 도는 제 9 도에 보인 IMM 301내의 CAT 91의 구성을 나타내고 있다. 제 9 도에서, CAT 91의 각 논리 어드레스 LOG, ADD는 P, Y₁₁내지 Y₅, 그리고 X₁₁내지 W₅로 구성된다.

각 논리 어드레스의 총 비트수는 결국 13이다. 각 논리 어드레스 LOG, ADD는 논리공간 LS내의 한 논리셀 LC와 일치한다.

각 논리셀 LC는 64비트들×64비트들로 구성되어 있다. 한 페이지의 논리공간 LS는 64×64=4096논리셀들 LS로 구성되어 있다. 그러므로, 두 페이지의 논리공간은 8K논리셀들로 구성되어 있다. 따라서 CAT 91의 논리 어드레스들의 수는 8K워드들로서, 각 워드는 13비트들로 구성되어 있다.

제 15 도는 제 9 도에 보인 IMM 301내의 CM 92의 구성을 보여주고 있다. 제 15 도에서, CM 92의 각 실어드레스는 19비트들, 즉 EOR_a94로부터 A₅내지 A₀, I-BUS 38로부터 A₇내지 A₄그리고 CAT 91 내지 MPX_a96으로부터 A₁₈내지 A₈로 구성되어 있다. 제 12 도를 참조하여 전술한 설명에서, 논리 어드레스들이나 실어드레스들의 하위 비트들은 고려하지 않는다·그러나, 실제에 있어서 하위 비트들은 CM 91상에 영상데이타를 비트패턴으로 발생시키기 위해 사용되며 특히 뒤에서 상세히 설명되는 바와같이 측방 억세스 또는 수직 억세스를 실현시키기 위해 사용된다.

CM 92는 16개의 메모리 칩들 CP₀내지 CP₁₅로 구성된다. 각 메모리칩은 512K비트들로 구성된다. 그러므로 CM 92는 512K×16=8000K비트들 즉, 512k워드들로 구성된다. 여기서 한 워드는 16비트들로 구성된다. 실셀 RC는 256워드들로 구성되기 때문에 CM 92는 예를들어 2k실셀들로 구성된다.

한 페이지에 대한 논리공간은 제 14 도를 참조하여 설명된 바와같이 4k셀들로 구성된다. 실셀들의 수가 논리셀들의 수보다 작은 이유는 인쇄페이지가 논리공간과 항상 동일한 어드레스 공간을 필요로 하지 않기 때문이다. 예를들면, 인쇄종이가 상이한 가로세로측 길이를 가질때 실어드레스 공간은 더 긴 측면으로된 완전정방형일 필요가 없다.

고위 어드레스 신호들 A₁₈내지 A₈은 제 10 내지 12 도를 참조하여 전술한 바와같이 CAT 91과 CAQ 93에 의해 어드레스 신호들 X₆내지 X₁₁, Y₆내지 Y₁₁과 P로부터 어드레스 변환에 의해 얻어진다. 중간 순위 어드레스신호들 A₇내지 A₄는 어드레스 신호들 X₄, X₅, Y₄및 Y₅로 부터 직접 얻어진다. 이 어드레스들은 메모리칩들 CP0 내지 CP15의 모두에 대해 공통으로 지정된다.

그러나, 하위 어드레스들 A₃내지 A₀는 각 메모리칩들 CP₀내지 CP₁₅마다 다르다. 이 어드레스들 A₃내지 A₀는 뒤에서 상세히 설명되는 바와같이 EOR_a94에 의해 어드레스들 X₃내지 X₀와 Y₃내지 Y₀를 변환시킴으로써 얻는다. 이 변환은 측방 억세스, 수직 억세스 또는 평면 억세스를 수행하기 위해 필요하다.

이를 명확히 하기위해, 제 8b 도를 다시 참조하면, 만일 수직억세스가 수행되어야만할 경우 한 억세스는 CM 92내의 X방향에서 1비트 X, Y방향에서 16비트들의 영역에 대해 시행된다.

그러나, 제 15 도에 보인 CM 92의 구성으로부터 알수 있는 바와같이, Y방향의 16비트들은 모두 동일 메모리칩내에 포함되므로 동일한 메모리 칩에 대해 다수의 어드레스들을 동시에 억세스하는 것은 불가능하다.

어드레스 변환에 의하면, 1워드의 억세스는 측방, 수직 또는 평면억세스가 가능하게 된다. 측면, 수직 및 평면 억세스 동작자체는 종래 기술로서 일본 특허원소 58-117405에 기술되어 있다. 여기서 측면 억세스와 수직 억세스에 대해서 제 16 및 17 도를 참조하여 간단히 설명한다.

제 16 도는 제 9 도에 보인 IMM 301내의 EOR_a94 EOR_b95를 상세히 보이는 개통도이다. 제 16 도에서 EOR_a94는 멀티플렉서 161과 어드레스 할당회로(AR)162를 포함하고 있다. EOR_b195는 어드레스 재할당회로(RAR)163과 16개의 멀티플렉서들 164-1 내지 164-16을 포함하고 있다.

멀티플렉서 161은 어드레스 신호들 X₀내지 X₃, Y₀내지 Y₃과 CM에 대한 억세스가 수직억세스(1비트×16비트들), 수평억세스(16비트들×1비트)또는 평면억세스(4비트들×4비트들)인지 여부를 나타내주는 기능신호 FUNC를 수신한다. 기능신호 FUNC에 응답하여 멀티플렉서는 출력신호 R₀내지 R₃를 선택한다. 기능신호 FUNC와 출력신호들 R₀내지 R₃간의 상호관계는 제 16 도의 표에서 보이고 있다. 즉, 기능신호FUNC가 수직억세스가 수행되어야만함을 나타내는 00일때 그때 멀티플렉서 161은 출력신호들 R₀내지 R₃로서 어드레스 신호들 X₀내지 X₃을 선택한다. 평면 억세스가 수행되어야만 함을 나타내는 기능신호 FUNC가 01일때 멀티플렉서 161은 출력신호 R₀내지 R₃로서 어드레스 신호들 X₀, X₁, Y₀와 Y₁을 선택한다. 수평 억세스가 수행되어야만 함을 나타내는 기능신호 FUNC가 11일때 멀티플렉서 161은 출력신호 R₀내지 R₃로서 어드레스신호 Y₀내지 Y₃를 선택한다. 출력신호 R₀내지 R₃는 AR 162와 RAR 163에 공급된다. AR 162는 예정된 규칙에 의해 또한 기능신호 FUNC에 응답하여 각 메모리칩들 CP₀내지 CP₁₅를 억세스시키기 위한 하위 어드레스들(A₀내지 A₃)×16으로서 16개의 어드레스들을 발생시킨다. 16개의 어드레스들(A₀내지 A₃)×16은 제 15 도를 참조하여 언급한 바와같이 서로 다르다. 따라서, 하위 어드레스를 (A₀내지 A₁)×16이 수직, 측방 또는 평면 억세스를 위해 결정될 수 있다.

CM 92내에 데이타를 기입시키거나 또는 그로부터 데이타를 판독시키기 위해 RAR은 다른 예정된 규칙에 의해 또한 기능신호 FUNC 즉, 16개의 데이타 선택신호들에 응답하여 발생한다. 각각의 데이타 선택신호들은 4개의 비트들로 구성된다. 이 데이타 선택신호들은 멀티플렉서들 164-1 내지 164-16에 각각 입력된다. 따라서, 멀티플렉서들 164-1 내지 164-16은 각각 출력될 데이타로서 MPXb(제 9 도)로부터 전송된 대응하는 데이타를 선택한다. 그다음 멀티플렉서들 164-1 내지 164-16으로부터 출력된 데이타는 그내에 기입되도록 CM-92에 또는 판독된 데이타로서 I-BUS 38에 전송된다.

어드레스신호들 R₀내지 R₃의 상술한 구성과 재구성에 의해 하나의 억세스 동작을 위한 16비트 어드레스들은 16개의 메모리칩들 CP₀내지 CP₁₅로부터 항상 한 워드를 구성한다.

제 17a 도는 소위 초상화 스타일을 인쇄하기 위한 인쇄종이 PA₁의 공급방향을 설명하기 위한 도표이다. 제 17b 도는 소위 풍경화 스타일을 인쇄하기 위한 인쇄종이 PA₂의 다른 공급방향을 설명하기 위한 도표이다.

인쇄종이들 PA₁과 PA₂는 종종 가로와 세로축 길이가 상호 다르다. 두 경우에서 공급방향은 인쇄장치의 드럼크기 때문에 인쇄종이의 짧은쪽에 대해 항상 수직이다.

초상화 스타일의 경우, 문자와 그림들은 제 18a 도에 보인 바와같이 인쇄종이 PA₁의 짧은 쪽에 평행한 방향으로 인쇄된다. 풍경화 스타일의 경우, 문자와 그림은 제 18b 도에 보인 바와같이 인쇄종이 PA₂의 긴쪽에 평행한 방향으로 인쇄된다.

데이타를 초상화 스타일로 기입하면 수평 억세스가 좋으며, 또한 데이타를 풍경화 스타일로 기입하면 수직 억세스가 좋다.

제 17a 도와 17b 도에서, 논리공간 LC는 정 4 각형으로 보이고 있다. 논리공간 LS의 상부좌측상의 점 0은 논리공간 LS의 시작이다. 인쇄페이지 PA₁또는 PA₂의 측면길이는 정사각형 논리공간의 측면보다 짧기 때문에 쇄선영역은 필요없다. 그러므로, 쇄선영역내의 논리 어드레스들은 전술한 바와같이 AOV="1"을 구비하고 있다. 이러한 간단한 방법에 의해 실어드레스는 AOV="1"를 구비한 이 논리 어드레스들에 실어드레스가 할당되지 않는다. 결과적으로, 실메모리는 제 15 도를 참조하여 전술한 바와같이 논리공간보다 더 작은 어드레스 공간을 가질 수도 있다.

초상화와 풍경화 스타일들에서, RPC 35(제 4 도)는 종이공급방향에 수직인 방향으로 CM 92(제 9 도)를 판독한다.

제 19 도는 제 4 도에 보인 PRC 35의 일반구성을 보이는 개통도이다. 제 19 도에서, PRC 35는 IMM 인터페이스 제어회로(INT CONT) 191, 어드레스 제어회로 192, 모드 제어회로(MOD CONT) 193, 비데오 제어 앤드 게이트 194, 쉬프트 레지스터(SR) 195 및 데이타 버퍼 레지스터(DBR) 196을 포함하고 있다.

PRC 35는 INT CONT 191, ADD CONT 192 그리고 MOD CONT 193으로부터 I-BUS 38을 통하여 IMM 30(제 4 도)로 각종 제어신호들을 보낸다. DBR 196은 영상데이타(IMD)를 IMM 30으로부터 I-BUS 38을 통하여 수신한다. DBR 196내에 기억되는 데이타는 SR 195로 전송된다. 그다음 SR 195는 영상데이타를 INT CONT 191로부터의 제어신호에 의해 일련의 데이타로 변환시킨다. SR 195로부터의 일련의 데이타는 AND 게이트 194에 의해 게이트된다. 따라서, 비데오신호 VS는 'INT CONT 191로부터 일련의 데이타와 비데오 제어신호(VCS)의 논리곱으로서 얻어진다.

INT CONT 191은 PRC가 하나의 실셀을 판독했을때 덤프(dump)신호 DUM을 보내서 실셀을 개방시켜 즉, 새로운 데이타를 그내에 기입시키는데 사용되도록 허락해준다.

MOD CONT 193은 판독방향 즉, 모드신호 MOD를 발생시킴으로써 초상화 또는 풍경화를 제어한다. ADD CONT 192는 판독 어드레스를 제어한다.

제 20 도는 INT CONT 191의 개통회로도이다. 제 20 도에서, 라인 어드레스 카운터(CNT) 201은 하나의 주사라인(64계수)를 계수한다. 계수값을 근거하여 신호발생기(SIG GEN) 202는 어드레스 신호들과 모드데이타를 전송시키기 위한 타이밍데이타 IBACC, ADD CONT 192와 MOD CONT 193(제 19 도)에 공급되는 타이밍데이타, 데이타 요청신호 PQ, 비데오 제어신호 VCS, 그리고 DBR 196과 SR 195(제 19 도)에 입력되는 데이타 세트 타이밍신호 DST를 발생시킨다.

또한 덤프 지령회로(DUM) 203은 IMM 30을 억세스시키기 위해 어드레스들 X₀내지 X₅와 Y₀내지 Y₅를 근거하여 덤프신호 DUM을 발생시킨다.

제 21a 도는 제 19 도에 보인 어드레스 제어회로(ADD CONT) 192의 개통회로도이다. 제 21a 도에서 판독되는 어드레스들 X₀내지 X₁₁과 Y₀내지 Y₁₁은 다음과 같이 얻어진다.

모드신호 MOD가 제 17a 도에 보인 바와같은 초상화 스타일을 지정하면 계수값 "0"은 처음에 멀티플렉서 211로부터 X 어드레스를 X₀내지 X₁₁을 발생시키기 위한 엎/다운(up/down)카운터 212내로 부하된다. 그다음, 엎/다운 제어신호 U/D CONT는 U/D CNT 212를 제어하여 데이타 세트 타이밍(CLK 1)을 나타내는 하나의 클록신호 CLK X에 응답하여 16까지 계수해 올라간다. 카운터(CNT) 213은 한 라인(64계수들)주사(CLK Y=CLK 2)에 반응하여 0부터 1까지 계수해 올라간다.

모드신호 MOD가 제 17b 도에서 보인 바와같이 풍경화 스타일로 지정되면-인쇄종이의 X방향의 폭을 나타내는 값은 레지스터(REG) 214로부터 X 어드레스들을 발생시키기 위한 U/D CNT 212내로 부하된다. 값은 C-BUS 36으로부터 전송되어 레지스터 214내에 기억된다. 그다음 U/D CNT 212는 한 라인(64계수들) 주사(CLK X=CLK 2)에 응답하여 1씩 계수해 내려간다. Y 어드레스들을 위한 CNT 213은 데이타 세트 타이밍(CLK Y=CLK 1)에 응답하여 16까지 계수해 올라간다.

제 21b 도는 클록신호들 CLK X와 CLK Y를 발생시키기 위한 논리회로이다. 제 21b 도로부터 볼 수 있는 바와같이 초상화 스타일 인쇄출력을 취하면, MOD는 "1"이고, *MOD는 "0"이 되므로, CLK X는 CLK 1과 동일하고 CLK Y는 CLK 2와 동일해진다. 풍경화 스타일 인쇄출력을 취하면 *MOD는 "1"이고 MOD는 "0"이 되므로, CLK X는 CLK 2와 동일하고 CLK Y는 CLK 1과 동일해진다.

본 발명은 양호한 실시예의 전술한 것에만 제한되지 않고 본 발명의 범위내에서 많은 수정 변경이 가능하다.

예를 들면 비록, IMM 30의 설명이 문자발생제어기(CGC)에 대해 주로 설명되였으나 본 발명에 의한 논리 어드레스들에 실셀들의 할당에 대한 기본 아이디어는 벡터발생 제어기(VGC) 341, 오버레이 패턴제어기(OVC) 342 또는 영상제어기(IMC) 343이 작동될때에도 마찬가지로 적용될 수 있다.

또한 실셀 또는 논리셀의 유니트는 예를 들어 설명한 64비트들×64비트들에 국한되지 않고 1비트×1비트를 포함하는 어떤 규격으로도 할 수도 있다.

또한 전술한 설명에서, CAQ 93은 선입력 선출력(FIFO)회로로서 설명되었으나 CAQ 93 대신 어떤 메모리가 입력 씨퀀스와 출력 씨퀀스가 어떤 확인가능 조건하에 제어되는한 사용될 수 없는 실어드레스들을 기억시키기 위해 사용될 수 있다.

전술로부터, 본 발명에 의하면, 실메모리 기억용량이 판독속도를 저해함이 없이 감소될 수 있는 개선된 메모리 억세스 제어장치가 얻어질 수 있다는 것이 명백하다. 본 발명에 의한 메모리 억세스 제어장치는 단일 메모리 평면을 사용하는 이외에 상이한 실메모리 평면들을 적용함이 없이 논리공간상의 상이한 페이지들을 연소 판독할 수 있는 효과가 있다. 또한, 본 발명에 의하면, 논리공간의 1페이지내의 영상데이타의 기입은 상하동작으로 제한되지 않고 영상데이타는 적어도 하나의 실셀이 판독 또는 기입용으로 사용되지 않는 한 페이지 상의 어떤 위치에나 기입될 수 있다.

따라서, 본 발명은 영상 메모리로부터 예를 들어 레이저 프린터로의 영상데이타의 전송이 고속이므로 특히 유리하다.

Claims

제 2 전송단위를 형성하는 다수의 제 1 전송단위의 데이타를 기억하기 위한 메모리 용량을 갖는 메모리(CM 92)와, 상기 데이타는 상기 제 1 전송단위로 분할되며 또한 상이한 기억장소에 각각 기억되며, 상기 기억장소는 판독 어드레스들로 할당되며, 데이타가 기입될 수 있는 기억장소들의 앰프티(empty)실어드레스들을 기억하기 위한 앰프티 실어드레스 기억수단(CAQ 93)과, 상기 메모리에 기억되는 데이타의 제 1 전송단위의 논리어드레스들에 대응하는 실어드레스들을 기억하기 위한 어드레스쌍 기억수단(CAT 91)과, 상기 실어드레스는 상기 데이타의 제 1 전송단위가 기억되는 상기 메모리내의 기억장소들의 어드레스들이며, 데이타의 제 1 전송단위가 전송될때마다 상기 앰프티 실어드레스 기억수단(CAQ 93)으로부터 판독되는 앰프티실어드레스에 대응하는 상기 메모리내의 기억장소내에 데이타를 기입하기 위해 상기 앰프티 실어드레스 기억수단에 연결되는 데이타 기입수단과, 소정의 논리어드레스의 실 어드레스에 대응하는 상기 메모리내의 기억장소로부터 데이타를 판독하기 위해 상기 어드레스쌍 기억수단에 연결되는 데이타 독출수단과, 상기 실어드레스는 상기 제 1 전송단위중 하나의 논리어드레스가 수신될때마다 상기 어드레스쌍 기억수단으로부터 판독되며, 상기 제 2 전송단위마다 독출될 상기 제 1 전송 단위의 순서에 따른 순서로 논리 어드레스들을 할당하고, 상기 데이타 기입수단내에 기입장치를 행하도록 상기 각각의 제 2 전송단위내의 상기 제1전송단위들내의 데이타를 상기 데이타 기입수단에 무작위로 전송시키는 기입동작을 행하고 또한 그와 동시에 상기 어드레스쌍 기억수단내에 상기 제 1 전송단위에 할당된 논리어드레스와 상기 데이타가 기입된 상기 메모리내의 기억장소의 실어드레스간의 일치성을 기억하고, 제 1 전송단위 각각에 대응하는 논리어드레스들을 상기 할당된 순서로 상기 데이타 독출수단에 출력시키는 판독동작을 행하고, 그리고 상기 제 1 전송단위의 데이타를 상기 데이타 독출수단에 의해 상기 텅빈 실어드레스 기억수단으로 판독해낸 상기 메모리내의 기억장소의 실어드레스롤 기억하기 위해 상기 어드레스쌍 기억수단과, 상기 데이타독출수단에 연결되는 제어수단 (IMC99)을 포함하며, 그에 의해 n 페이지를 연속 기입동작을 행할시 n-1 페이지로부터 연속 판독동작이 동시에 행해지며, 여기서 n은 2이상의 양의 정수인 것이 특징인 메모리 억세스 제어장치.
제 1 항에서, 상기 메모리(CM 92)에는 인쇄종이의 1페이지에 상당하는 실어드레스 공간을 갖고 있으며, 상기 어드레스쌍 기억수단(CAT 91)은 적어도 2페이지의 인쇄종이에 상당하는 논리공간을 갖고 있으며, 1페이지를 판독하는 동안 다른 페이지로 동시 기입이 수행되는 것이 특징인 메모리 억세스 제어장치.
제 1 항에서, 상기 어드레스쌍 기억수단(CAT 91)은 상기 실어드레스와 상기 논리어드레스간에 일치성이 설정되는지 여부를 나타내는 일치성 설정비트(NOCELL)를 각 논리어드레스에 포함하며, 상기 일치성 설정비트는 상기 데이타의 전송단위가 상기 메모리내에 기입된 후 상기 제어수단에 의해 출력되며, 또한 상기 일치성 설정비트는 상기 데이타의 전송단위가 판독된 후 상기 제어수단에 의해 출력되지 않으며 그리고 새로운 실어드레스는 상기 일치성 설정비트가 출력되지 않을시에 상기 논리어드레스에 일치하도록 만들어지는 것이 특징인 메모리 억세스 제어장치.
제 1 항에서, 상기 앰프티 실어드레스 기억수단(CAQ 93)은 상기 실어드레스를 기억하기 위한 선입력 선출력회로(FIFO)이며, 상기 선입력 선출력회로내에 기억된 상기 판독 실어드레스는 상기 일치성 설정비트가 출력되지 않는 시간에 지정된 논리어드레스에 일치하도록 만들어질 수 있는 것이 특징인 메모리 억세스 제어장치.
제 1 항에 있어서, 상기 어드레스쌍 기억수단(CAT 91)은 상기 논리어드레스가 상기 실어드레스에 일치하는지 여부를 나타내는 일치성 금지비트(AOV)를 각 논리어드레스에 포함하는 것이 특징인 메모리 억세스 제어장치.
제 1 항에서, 상기 제어수단은 상기 일치성 금지비트가 판독동작시 온상태에 있을때 또는 오프상태에 있을때 한 공간을 인쇄하도록 백색영역 데이타를 발생시키기 위한 소거신호(BLANK) 발생수단을 포함하는것이 특징인 메모리 억세스 제어장치.
제 1 항에서, 상기 데이타 기입수단 및 상기 데이타독출수단은 상기 메모리내의 기억장치에 관한 기입 또는 독출데이타의 어드레스를 측방 억세스 어드레스 및 수직 억세스 어드레스의 한 어드레스로 변환시키기위한 어드레스 변환수단(EORa 94, EORb 97)을 포함하는 것이 특징인 메모리 억세스 제어장치.
데이타를 제 2 전송단위를 형성하는 다수의 제 1 전송단위로 기억하기 위한 메모리 용량을 갖는 메모리와, 상기 제 1 전송단위는 각각 메모리셀이며, 상기 데이타는 상기 제1전송단위로 분할되어 상이한 기억장소에 각각 기억되며, 상기 기억장소들은 각각 실어드레스로 할당되며, 데이타가 기입될 수 있는 기억장소의 앰프티 실어드레스를 기억하기 위한 앰프티 실어드레스 기억수단과, 상기 메모리내에 기억된 데이타의 상기 제 1 전송단위의 논리어드레스에 상당하는 실어드레스를 기억하기 위한 어드레스쌍 기억수단과, 상기 실어드레스는 상기 제 1 전송단위가 기억되는 상기 메모리내의 기억장소들의 것이며 두 세트의 어드레스 변환테이블을 포함하는 상기 어드레스 기억쌍 수단은 교대로 사용되며, 상기 두세트의 어드레스 변환테이블의 제 1 기억수단은 기입동작시 사용되며, 제 2 기억수단은 판독동작시 사용되며, 상기 데이타의 제 1 전송단위가 전송될때마다 상기 앰프티 실어드레스 기억수단으로부터 판독된 앰프티 실어드레스에 상당하는 상기 메모리내의 기억장소에 데이타를 기입하기 위해 상기 앰프티 실어드레스 기억수단에 연결되는 데이타 기입수단과, 소정의 논리어드레스의 실어드레스에 상당하는 상기 메모리내의 기억장소로부터 데이타를 판독하기 위해 상기 어드레스쌍 기억수단에 연결되는 데이타독출수단과, 상기 실어드레스는 상기 제 1 전송단위의 논리 어드레스가 수신될때마다 상기 어드레스쌍 기억수단으로부터 판독되며, 상기 제 2 전송단위마다 독출되도록 상기 제 1 전송단위의 순서에 따른 순서로 논리어드레스를 할당하고, 상기 제 2 전송단위내의 상기 제 1 전송단위의 데이타를 상기 데이타 기입수단에 무작위로 전송하는 기입동작을 행함과 동시에 상기 제 1 전송단위에 할당된 논리어드레스와 데이타가 기입된 상기 메모리내의 기억장소의 실어드레스간의 일치성을 상기 어드레스쌍 기억수단내에 기억시키고 상기 각각의 제 1 전송단위에 상당하는 논리 어드레스를 상기 할당순서로 상기 데이타독출수단으로 독출시키는 판독동작을 행하고, 그리고 상기 제 1 전송단위로부터의 데이타를 상기 데이타 독출수단에 의해 판독된 상기 메모리내의 기억장소의 실어드레스를 상기 앰프티 실어드레스 기억수단으로 기억시키기 위해 상기 어드레스쌍 기억수단과 상기 데이타 독출수단에 연결되는 제어수단과, 상기 제어수단은 상기 어드레스쌍 기억수단의 상기 어드레스 변환테이블중 하나로 상기 변환된 데이타의 기입동작을 행하고, 상기 어드레스 변환테이블의 다른 하나는 상기 어드레스 변환테이블중 하나내에 전송데이타를 기억시키기 위한 실어드레스로서 앰프티 실어드레스를 사용할 수 있도록 최종 앰프티 실어드레스를 상기 앰프티 실어드레스 기억수단내에 기억시키는 판독 동작용으로 사용되며, 상기 제 2 전송단위 각각은 상기 두세트의 어드레스 변환테이블중 하나에 상응하며, 연속 기입동작이 n페이지에 대해 행해질때 동시에 연속판독동작이 n-1페이지부터 행해지며, 여기서 n은 2이상의 양의 정수인 것이 특징인 메모리 억세스 제어장치.
제 8 항에서, 상기 메모리(CM 92)는 인쇄종이의 1페이지에 상당하는 실어드레스 공간을 갖고 있으며, 상기 어드레스쌍 기억수단(CAT 91)은 적어도 2페이지의 인쇄종이에 상당하는 논리공간을 갖고 있으며, 1페이지를 판독하는 동안 다른 페이지로 동시 기입이 수행되는 것이 특징인 메모리 억세스 제어장치.
제 8 항에서, 상기 어드레스쌍 기억수단(CAT 91)은 상기 실어드레스와 상기 논리어드레스간에 일치성이 설정되는지 여부를 나타내는 일치성 설정비트(NOCELL)를 각 논리어드레스에 포함하며, 상기 일치성 설정비트는 상기 데이타의 전송단위가 상기 메모리내에 기입된 후 상기 제어수단에 의해 출력되며, 또한 상기 일치성 설정비트는 상기 데이타의 전송단위가 판독된 후 상기 제어수단에 의해 출력되지 않으며 그리고 새로운 실어드레스는 상기 일치성 설정비트가 출력되지 않을시에 상기 논리 어드레스에 일치하도록 만들어지는 것이 특징인 메모리 억세스 제어장치.
제 8 항에서, 상기 앰프티 실어드레스 기억수단(CAQ 93)은 상기 실어드레스를 기억하기 위한 선입력 선출력회로(FIFO)이며, 상기 선입력 선출력회로내에 기억된 상기 판독 실어드레스는 상기 일치성 설정비트가 출력되지 않는 시간에 지정된 논리어드레스에 일치하도록 만들어질 수 있는 것이 특징인 메모리 억세스 제어장치.
제 8 항에서, 상기 어드레스쌍 기억수단(CAT 91)은 상기 논리어드레스가 상기 실어드레스에 일치하는지 여부를 나타내는 일치성 금지비트(AOV)를 각 논리어드레스에 포함하는 것이 특징인 메모리 억세스 제어장치.
제 8 항에서, 상기 제어수단은 상기 일치성 금지비트가 판독동작시 온상태에 있을때 또는 오프상태에 있을때 한 공간을 인쇄하도록 백색영역 데이타를 발생시키기 위한 소거신호(BLANK) 발생수단을 포함하는것이 특징인 메모리 억세스 제어장치.
제 8 항에서, 상기 데이타 기입수단 및 상기 데이타독출수단은 상기 메모리내의 기억장치에 관한 기입 또는 독출데이타의 어드레스를 측방 억세스 어드레스 및 수직억세스어드레스의 한 어드레스로 변환시키기위한 어드레스 변환수단(EORa 94, EORb 97)을 포함하는 것이 특징인 메모리 억세스 제어장치.