JPS5829186A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキャッシュメモリのようなバッファメモリを主
記憶装置の代りに使用して、演算処理部との間で高速で
情報の授受を行なう情報処理装置に関する。

一般に、この種の情報処理装置では演算処理部からの命
令読出、オペランドの読出及び書込等のように、データ
の読出、書込を行なう際に。

バッファメモリがアクセスされる。バックアメモリは大
容量の主記憶装置に比較して高速であるため、バッファ
メモリを有する情報処理装置は主記憶装置に直接アクセ
スするバッファメモリをもたないものに比べてスループ
ットを著しく改善できる。

ここで、バッファメモリを有する情報処理装置の問題点
を指摘するために、その動作を概略的に説明する。まず
、演算処理部から読出要求があっ苑場合、バッファメモ
リをアクセスしバッファ〉モリにデータが存在すれば直
接データを取り出す。このため、低速な主記憶装置を起
動するのは、バッファメモリに所望のデータがなく主記
憶装置からバッファメモリへ所望のデータを含む１ブロ
ツクのデータを転送する時だけである。

演算処理部からの書込要求に対しては、バッファメモリ
は主記憶装置の写しであり、バッファメモリと主記憶装
置間のデータの内容に不一致を生じさせない為、バッフ
ァメモリに書込動作を行なうと同時に主記憶装置にも同
じデータを書込む必要がある。即ち、書込動作では必ず
低速な主記憶装置を起動する必要がある。

これを避けるために演算処理部−から書込要求があった
場合、とりあえず、バッファメモリに書込動作を行なう
に留め、適当な時期に１例えば、バッファメモリの１ブ
ロツクの置換が必要になったときに置換の対象のブロッ
クに書込動作が行なわれていればそのブロックを主記憶
装置に書込む方法もある。この方法はストア・スワップ
方式と呼ばれるが、′複数の情報処理装置が主記憶装置
のメモリエリアを共有するシステムでは主記憶装置とバ
ッファメモリのデータの同期が難しい。具体的に言えば
、情報処理装置が主記憶装置に対し、１ブロツクの読出
リクエストを出した場合、他の情報処理装置のバッファ
メモリを調べて最新のデータの有無を常に確認する必要
がある。従って、現在、実施されている書込方式はスト
アスル一方式と呼ばれ、バッファメモリと主記憶装置に
同時に書込むことにより、バッファメモリと主記憶装置
との間のデータの同期をとっている。

バッファメモリへの書込動作は、その制御及び使用する
メモリ素子の特性上、読出動作に比較して動作に多くの
時間を要するのが普通である。言い換えれば、書込動作
は読出動作に比べて、そのサイクルタイムが大きい。ま
た、前記ストアスル一方式では、バッファメモリと主記
憶装置に同時に書込む必要があり、もし主記憶装置が他
の情報処理装置からのリクエストを処理中で書込要求を
受付られない場合は書込要求を出した情報処理装置の処
理の実施を一時、停止せざるを得なくなる。

以上の問題点を解決するため、情報処理装置内に演算処
理部からの書込要求に付随するアドレス情報及びデー夛
を保持しておくストアバッファを設けることが提案され
ている（特願昭５５−１１５，５３３号明細書参照）。

この提案に係る情報処理装置では、ストアバッファに書
込要求に伴なうアドレス情報及びデータが格納された時
点で、書込要求に対する動作を取り敢えず終了し、演算
処理部から次の要求を受は付は得る状態となる。ストア
バッファはバッファメモリ及び主記憶装置における空時
間を見つけて書込動作を実施する。ストアバッファはバ
ッファメモリの一部として扱われ、演算処理部からの読
出要求に対しては当然参照の対象となる。もし。

読出要求に対して所望のデータがストアバッファに存在
すれば、そのデータを演算処理部に転送しなければなら
ない。

一方、この種の情報処理装置では、仮想記憶方式が採用
されることが多い。この場合、プログラムは論理空間に
対して配置され、演算処理部からバッファメモリに対す
る読出、書込要求は論理アドレスを伴なっている。また
、バッファメモリ及び主記憶装置は実アドレスによって
アクセスされるから、情報処理装置内には９通常、論理
アドレスを実アドレスに変換するアドレス変換機構が設
けられる。

このように１通常用いられるアドレス変換機構をストア
バッファを有する情報処理装置に適用した場合、演算処
理部からの読出、書込要求に伴なう論理アドレスはアド
レス変換機構で実アドレスに変換され、バッファメモリ
及びストアバッファに与えられることになる。

ここで、読出要求が与えられた場合をより具体的に説明
する。この場合、アドレス変換機構からの実アドレスは
バッファメモリ並びにストアバッファに供給される。バ
ッファメモリはこの実アドレスによって参照され、この
バッファメモリに所望のデータが存在すればリプライデ
ータがバッファメモリから演算処理部に転送されること
になる。他方、ストアバッファにも当該実アドレスに関
するデータが存在すれば、六ソファメモリから演算処理
部に送られるリプライを抑止し１代りに、ストアバッフ
ァに存在する書込データを演算処理部に送る必要がある
。

これは、バックアメモリ内のデータが対応するストアバ
ッファ内のデータによって書き換えられていないからで
ある。

高性能の情報処理装置では、ハードウェアを動作させる
クロックが速く、論理回路の遅延時間に対する要求は厳
しい。したがって、上述しだように、演算処理部からの
読出要求に伴なう論理アドレスを実アドレスに変換し、
ストアノマッファを参照、索引して所望のデータの有無
の検出後、バッファメモリから演算処理部に送られるリ
プライを抑止したのではリプライを抑止でき々くなって
しま゛う。

本発明の目的はバッファメモリのほかにストアバッファ
を有する情報処理装置において、読出要求ば付随する論
理アドレスに対応したデータがバッファメモリ及びスト
アバッファの双方忙存在する場合、バッファメモリから
の読出データをその転送前に抑止できる情報処理装置を
提供することである。

本発明によれば、論理アドレスでアクセスし。

論理アドレスから実アドレスへの変換を行なうアドレス
変換機構を有し、且つ、バックアメモリのブロックに関
するアドレス情報を含む情報を保持するアドレスアレイ
と、そのデータストレージであるデータアレイとを少な
くとも備えたバッファメモリを有する情報処理装置にお
いて、書込要求に対し書込要求を保持しておくストアバ
ッファを備え、該ストアバッファはアドレス情報として
書込要求に付随する論理アドレスの全部又は一部分と該
論理アドレスをアドレス変換して得られる実アドレスを
少なくとも保持し、読出要求が発生した場合、バッファ
メモリ及びストアバッファに対しデータの存在の有無を
判定する手段を持ち、特にストアバッファの索引に対し
ては、読出要求に付随する論理アドレスとストアバッフ
ァに貯蔵されている書込要求に付随−する論理アドレス
と比較することによりストアバッファに所望のデータが
存在するか否かを判定する手段を備えた情報処理装置が
得られる。

以下１図面を参照して本発明を説明する。

第１図を参照すると９本発明の適用される情報処理装置
１は主記憶装置２に対してインタフェース３を介して接
続されている。この情報処理装置１は演算処理部１１を
備え、演算処理部１１は読出、書込要求を論理アドレス
を伴なった形で送出する。書込要求に伴なう書込データ
は演算処理部１゛１からストアバッファ１３に与えられ
る。

論理アドレスは後述するアドレス変換機構１２で実アド
レスにアドレス変換され、バッファメモリ１４をアクセ
スする。論理アドレスはストアバッファ１３にも供給さ
れ、読出要求の際、ストアバッファ１３に格納されてい
る書込要求に付随する論理アドレスと読出要求に付随す
る論理アドレスを比較することにより、所望のデータが
ストアバッファ１３に存在するか否かを調査する。

上述したことからも明らかな通り９本発明に係る情報処
理装置１はキャッシュメモリ等のバッファメモリ１４の
ほかに、書込要求に付随する書込アドレス及びデータを
格納するストアバッファ１３を備えているから、書込要
求に対する処理を主記憶装置２の状態に依存することな
く処理を行なうことができる。このように、ストアバッ
ファ１３を設けた場合、読出要求の際、前述した通り、
このストアバッファ１６も索引の対象となることを考慮
しておく必要がある。

第２図を参照すると１本発明の一実施例に係いて、スト
アバッファ１３はアドレス部１３−１と書込データ部１
３−２とに分けられており、且つ。

読出要求の際、読出要求に付随するアドレスがストアバ
ッファ１５中に格納されているか否かを判定するために
、アドレス部１３−１には比較回路４３及びストアバッ
ファヒツトレジスタ（以下。

ＳＨＲと略称する）３５とからなる判定回路４０が接続
されている。また、ストアバッファアドレス部１３−１
は論理アドレス部（以下、　　５ＴＢ−ＬＡと略称）２
５と実アドレス部（以下、５ＴＢ４Ａと略称）２６とを
有している。

まず、演算処理部１１からの読出要求及び書込要求は図
示しない回路で判定され、各要求に付随する論理アドレ
スはアドレス変換機構１２の論理アドレスレジスタ（以
下、　　ＬＡＲと略称）３１にセットされる。アドレス
変換機構１２には、アドレス変換バッファとしてのテー
ブル　ルックアサイド　バッファ（以下、ＴＬＲ）が設
けられており、このＴＬＢは登録されているエントリの
ディレクトリであるＴＴ、ＢＫＢＹ部２１．実アドレス
を格納しているデータ部２２．比較回路４１．及びアン
ドゲート４７とを有している。ＴＬＢはＬＡＲ３１にセ
ットされた論理アドレスによって索引され、　　ＴＬＢ
に論理アドレスから実アドレスへの対応が登録されてい
るか否かが検出される。尚。

ＴＬＢの索引はセットアソシエーション方式で行なわれ
るものとする。

ＴＬＢに、アドレス変換対が登録済であれば。

ＴＬＢデータ部２２に実ページアドレスが登録されてい
ることになる。この場合、第１の切換回路４４はアンド
ゲート４７を介して与えられるＴＬＢデータ部２２の出
力を選択して、物理アドレスレジスタ（以下、　　ＰＡ
Ｒと略称）３２へ送出する。他方、　　ＬＡＲ３１内の
ページ内アドレスは　　−第２の切換回路４５で選択さ
れてＰＡＲ３２に送られ、　　ＰＡＲ３２では、実ペー
ジアドレスとページ内アドレスとを連接することにより
実アドレス　　・を得る。ＴＬＢに変換対が登録されて
いない場合には、アドレス変換を行なって、その結果を
ＴＬＢべ登録するが、この手段は公知であるから、ここ
では説明を省略する。

次に、書込動作について説明する。この場合。

上述した形式により、　　ＴＬＢデータ部２２の出力及
びＬＡＲ３１からのページ内アドレスは５ＴＢ−ＲＡ　
２６に実アドレスとして格納される。同じタイミングで
ＬＡＲ３１にセットされている論理アドレスは５ＴＢ−
ＬＡ　２５に格納される。　この実施例において、スト
アバッファ１３のアドレス部１３−１及び書込データ部
１３−２として使用される各メモリはファーストイン、
ファーストアウト形式のものである。

ストアバッファ１３のアドレス部１３−１に論理アドレ
ス及び実アドレス亦共に格納されると。

情報処理装置１は書込動作をとりあえず終結させ、演算
処理部１１から次の要求を受は付けることが可能な状態
になる。尚、パイプライン制御では、アドレス部１３づ
に論理アドレス及び実アドレスが格納された後、書込デ
ータが書込データ部１３−２に格納される。

読出動作の場合、前述したのと同様に、実アドレスが得
られると共に、これと並行してアドレスアレイ（以下、
　　ＡＡと略称）２３をセットアソシエーション方式で
索引して、バッファメモリ１４に所望のデータを含む１
ブロツクが登録されているか否かを比較回路４２を用い
て調べ。

その結果をアドレスアレイヒツトレジスタ（以下、　　
ＡＨ１’Ｌと略称）３４にセットする。通常、バッファ
メモリ１４に登録されている場合、　　ＡＨＲ３４はＦ
ＯｔＪＮＤ　ＢＬＯＣＫ　（以下、　　ＦＤＢと略称）
信号を送出し、登録されていない場合、　　ＮＯＴ　Ｆ
ＯＵＮＤ　ＢＬＯＣＫ（以下、　ＮＦＢと略称）信号を
送出する。

一方、と９読出動作の際、　　ＬＡＲ３１にセットされ
た論理アドレスは５ＴＢ−ｒ、Ａ２５にも接続されたア
ドレス一致検出回路４０の比較回路４３に入力され、所
望の読出データがストアバッファ１３内に格納されてい
るか否かが検出され、その結果ヲ５ＨＲ３５にセットす
る。この実施例ではスドアバッファ１６ハフルアソシ工
−シヨン方式で索引される−ものとする。

ＴＬＢを用いてＰＡＲ３２にセットされた実アドレスに
よって、バッファメモリ１４のデータストレージである
データアレイ（以下、　ＤＡと略称）２４がアクセスさ
れる。この場合、　　５ＨＲ３５を調べて、所望の読出
データがストアバッファ１３に存在しなければ、　　Ａ
ＨＲ３４を調べる。このとき。

ＦＤＢ信号が送出されていれば、　　ＤＡ２４から読み
出されたデータがアンドゲート４８及び第６の切換回路
４６を介して選択され、読出データとして要求元である
演算処理部１１に送゛出される。

他方、　　ＡＨＲ３４からＮＦＢ信号が送出されており
。

且つ、所望のデータがストアバッファ１３にも存在しな
い場合、アドレス変換機構１２は主記憶装置に対し所望
のデータを含む１ブロツクを読み出す読出要求をＰＡＦ
Ｌ３２にセットされている実アドレスを伴なって送出す
る。また、　　５ＨＲ６５を調べた結果、所望のデータ
がストアバッファ１６に存在することが判明すると、第
３の切換回路４６は書込データ部（５ＴＢ−ＷＤ　）　
２７からの出力を選択して読出データとして要求元の演
算処理部１１に送り出す。

前述した通り、演算処理部１１からの書込要求に対する
処理はストアバッファアドレス部１３−１に論理アドレ
ス及び実アドレスが格納された時点で一応終結させた。

しかし、書込データは主記憶装置及びバッファメモリ１
４に最終的に格納されなければならない。この実施例で
は、演算処理部１１から読出要求がなく、主記憶装置が
要求受付は可能であり、且つ、　　５ＴＢ−ＷＤ１３−
２に書込データが準備された状態になったときに、スト
アバッファ１３に格納されている書込要求に伴なう実ア
ドレス及び書込データをバッファメモリ１４及び主記憶
装置に送り出す。具体的に述べると、　　８ＴＢ−ＲＡ
２６の実アドレスは出力アドレスレジスタ（以下、　　
ＳＡＲと略称）３３及び第２の切換回路４５を通してＡ
Ａ２３に与えられている。ＡＡ２３の５ＴＢ−ＲＡ２６
による索引は演算処理部１１から読出要求が出されてい
ないことを条件として、第１及び第２の切換回路４４及
び４５が切り換えられることによって行なわれる。ＡＡ
２３の索引の結果はＡＨＲ３４に与えられ、且、つ、　
　５ＡＲ２３からの実アドレスはＰＡＲ３２にセットさ
れる。

ＡＨＩ’ｔ３４がＦＤＢ信号を送出しているときには。

５ＴＷ−ＷＤ　１３−２の書込データがＤＡ２４に書き
込まれると共に、主記憶装置にも、　　ＰＡＲ３２にセ
ットされている実アドレス及び５ＴＢ−ＷＤ　１３−２
の書込データが書込要求と共に送り出される。ＡＨＲ３
４がＮＦＢ信号を送出しているときには、　　ＤＡ２４
に対する書込動作は行なわれず、主記憶装置に対する書
込動作のみが行なわれる。

以上述べたように、ストアバッファ１３Ｖからの書込要
求に対する処理はＴＬＢを使用することなく行なわれて
いる。しだがって、この処理期間中、演算処理部１１か
らの書込要求を受は付けることが可能である。言い換え
れば、ストアバッファからの書込要求の掃き出しとスト
アバッファへの書込要求の格納を同時に実行することが
できる。

第３図を参照すると１本発明の他の実施例に係る情報処
理装置はオペランド用及び命令用の第１及び第２のバッ
フアンモｌ７１４−１及び１４−２゜各バ・ファメモリ
を匍ｊ御する第１及び第２のメモリ制御回路１５−１及
び１５−２と共に備えている。ここで、各メモリ制御回
路１５−１．１５−２けたインタフェースに対応してい
る。また、ストアバッファ１６は演算処理部１１がらラ
イン１６を介してアドレス変換機構１２に与えられる書
込要求に付随する論理アドレス及び実アドレスを第１及
び第２のアドレスバッファ１３−１及び１３−２で受け
ると共に、ライン１７を介して書込要求に伴なう書込デ
ータを第１及び第２のデータバッファ回路１６−３及び
１３−４で受ける。

この実施例では、オペランド読出し要求及びオペランド
読゛出しアドレスもライン１６を介してアドレス変換機
構１２に与えられるものとし。

命令読出し要求及び命令読出しアドレスはライン１８を
通して、第２のメモリ制御回路１５−２に供給されるも
のとする。伺、命令読出しアドレスを論理アドレスから
実アドレスに変換するだめのアドレス変換機構が必要で
あるが、ここでは１図示を省略した。いずれにしても、
第１及び第２のアドレスバッファ回路１３−１及び１５
−２の内容は第１及び第２のアドレス一致検出回路４０
−１及び４０−２でオペランド及び命令読出し要求の際
に与えられる論理アドレスの！！まで比較され、一致が
検出されると、第１及び第２の一致検出信号ＣＤ１及び
ＣＤ２がそれぞれ送出される。

第１及び第２の一致検出信号ＣＤ１及びＣＤ２を受ける
と、第１及び第２のメモリ制御回路１５−１及び１５−
２は第１及び第２のアドレスバッファ回路１３−１及び
１３−２から与えられるバッファストア要求を演算処理
部１１からのオペランド及び命令読出し要求より前に、
それぞれ優先的に処理する。例えば、第１の一致検出信
号ＣＤ１が送出されている状態では、第↑のメモリ制御
回路１５−１は第１のアドレスバッファ回路１３−１か
らのバッファストア要求に伴なう実アドレスを第１のバ
ッファメモリ１４−１に第１のデータバッファ回路１３
−３からのデータと共に与え。

この第１のバッファメモリ１４−１に該当するアドレス
がなければ、主記憶装置に書込要求、アドレス及びデー
タを送出する。一方、第１の一致検出信号ＣＤ１ｌが送
出されていない状態では。

読出し要求に伴なうアドレス変換された実アドレスを第
１のメモリ制御回路１５−１を介して第１のバッファメ
モ１Ｊ１４−１及び主記憶装置に送出し、実アドレスで
指示されたアドレスから読み出しを行なう。尚、第２の
一致検出信号ＣＤ２が送出されていない場合、第２のメ
モリ制御回路１５−２は上述した第１のメモリ制御回路
１５−１と同様な動゛作を行なう。

上述した実施例ではオペランド及び命令の読出し東京と
を互いに独立して行なうことができると共に、書込要求
と読出し要求との競合による処理の遅延をも防止可能で
ある。

以上述べた通り１本発明ではストアバッファとＡＡを並
列索引していてＡＡの索引結果をレジスタＡＨＲにセッ
トしている為、ストアバッファの索引を論理アドレスで
行なう長所が生まれる。

すなわち、ストアバッファの索引結果はレジスタＳＨＲ
にセットされていてストアバッファ及びバッファメモリ
のデータの有無をレジスタ（フリップフロップから構成
される）の出力で直接判断できる為、ハードウェアにと
って論理素子の遅延時間に関し非常に有利となり、従っ
て制御もやりやすくなる。

ところで仮想記憶方式では、異なる論理アドレスに対し
同じ実アドレスを割り付けることがある。この場合、１
つの論理空間において異なる論理アドレスが同時に同じ
実アドレスを指してはいけないという条件が必要である
。・論理空間の切換、及び主記憶装置のメモリエリ、ア
のページイン、ページアウトに際しては。

アドレス変換バッファの同期化が必要であり。

且つ、書込要求がストアバッファに存在しないことを確
認しなければならない。もし、書込要求がストアバッフ
ァに保持されている場合は。

すべての書込要求をストアバッファから掃き出して、情
報処理装置内で書込処理が終了した後。

論理空間の切換え、及び主記憶装置のページイン、ペー
ジアウトが可能となる。このような処理は通常１行なわ
れていることであり１本発明を実施する為の制限とはな
らない。

以上のように、ストアバッファの索引を論理アドレスで
行なうことにより、ストアバッファの索引結果をレジス
タ出力として用いることができ、高速のクロックに対応
した制御が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る情報処理装置を示すブ
ロック図、第２図は第１図に示しだ情報処理装置をより
具体的に説明するためのブロック図、及び第３図は本発
明の他の実施例に係る情報処理装置を示すブロック図で
ある。 １・・・情報処理装置、　　２・・・主記憶装置。 ３・・・インタフェース、１１・・・演算処理部。 １２・・・アドレス変換機構、１３・・・ストアバッフ
乙１４・・・バッファメモリ、２１・・・ＴＬＢ　ＫＥ
Ｙ部。 ２２・・・ＴＬＢデータ部。 ２３・・・アドレスアレイ　　略称ＡＡ２４・・・デー
タアレイ　　略称ＤＡ １３−１・・・ストアバッファのアドレス部２５・・・
ストアバッファの論理アドレス部略称５ＴＢ−ＬＡ ２６・・・ストアバッファの実アドレス部略称５ＴＢ４
Ａ １３−２・・・ストアバッファの書込データ部略称Ｓ　
Ｔ　Ｂ　−ＷＤ ３１・・・論理アドレスレジスタ　略称ＬＡＲ３２・・
・物理アドレスレジスタ　略称ＰＡＲ６３・・・ストア
バッファ出力アドレスレジスタ略称５ＡＲ ３４・・・アドレスアレイヒツトレジスタ略称ＡＨＲ ３５・・・ストアバッファヒツトレジ′スタ　略称５Ｈ
ｒｔ４１・・・比較回路 ４２・・・　Ｉ ４３・・・　１ ４４・・・切換回路１ ４５・・・切換回路２ ４６・・・切換回路３ ４７・・・ＡＮＤゲート ４８・・・　　ｌ

Claims (1)

1. 【特許請求の範囲】 １、バッファメモリを備え、該バッファメモリは当該バ
   ッファメモリのブロックに関するアドレス情報を保持す
   るアドレスアレイと、該アドレスアレイのデータストレ
   ージであるデータアレイとを有しているような情報処理
   装置において。 読出要求及び書込要求に付随するアドレス情報を論理ア
   ドレスの形で受け、該論理アドレスを実アドレスへ変換
   するアドレス変換機構と、前ドレスを前記アドレス変換
   機構で変換することによって得られる実アドレスとを少
   なくとも保持するストアバッファと、前記読出要求が発
   生した場合、前記読出要求に付随する論理アドレスと前
   記ストアバッファに保持されている論理アドレスとを比
   較することにより、前記ストアバッファに読出すべきア
   ドレスに朋するデータが存在するか否かを判定する手段
   とを備え、前記読出要求の発生の際、前記バッファメモ
   リは前記アドレス変換機構でアドレス変換された実アド
   レスによってアクセスされることを特徴とする情報処理
   装置。