KR900003544Y1

KR900003544Y1 - 칼라 버스트신호 추출회로

Info

Publication number: KR900003544Y1
Application number: KR2019870013796U
Authority: KR
Inventors: 류근배
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-08-19
Filing date: 1987-08-19
Publication date: 1990-04-28
Also published as: KR890005945U

Abstract

내용 없음.

Description

칼라 버스트신호 추출회로

제1도는 본 고안의 PIP 비데오 합성회로 구성도.

제2도는 PIP 기능을 실현시키기 위한 메인화면과 서브화면을 나타낸 구성도.

제3도는, 제1도에서의 BFP 신호를 만들어내는 회로 구성도.

제4a도~g도는 제3도에서의 설명을 위한 타이밍 펄스 신호도.

* 도면의 주요부분에 대한 부호의 설명

30 : BFP신호 발생회로부 14 : 메인비데오신호단자

15 : 수평동기검파기부 16 : 위상검파기부

17 : 저역필터부(LPF) 18 : 전압제어발진기부

19 : 카운터÷455 20 : 디지털회로부

21 : 카운터÷38 22 : 카운터÷54

본 고안은 PIP(Picture In Picture)를 실현하기 위한 칼라버스트 신호 추출회로에 관한 것으로서, 특히 VTR의 PIP 및 C/TV의 PIP에 적용가능하며, 또한 합 비데오를 사용하는 다른 비데오 장치에도 점용가능하게한 것이다.

종래에는 PIP 비데오 합성회로에서 버스트 신호만을 추출하기 위해서 버스트게이트 회로를 제어하는 버스트 플래그펄스(Bust Flag Pulse)(BFP라 약칭함) 신호가 필요하게 되는데 이 신호는 동기 분리회로와 원쇼트 회로로 구성되어 있어 BFP 신호를 정확히 만들어 내기가 어려웠으며 또한 부품들의 오차에 의하여 생산시 제품품질의 균일화 하기가 매우 힘들었고, 또한 주문형 집적회로(custom IC)화 하기에는 거의 불가능하게 되는 문제점이 있었다.

본 고안은 이러한 문제점을 해결하기 위하여, 수평동기 검파기부, 위상검파기부, 저역필터부, 전압제어발진기부, 카운터등을 이용한 간단한 회로구성으로 BFP신호만을 정확히 만들어 낼수 있도록 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.

제1도는, 본 고안의 PIP 비데오 합성회로 구성도로서 이에 도시한 바와 같이, 비데오 입력신호단자(1)(2)에 아날로그 스위치(SW₁), 디코더부(3), 멀티플렉스부(4), A/D 변환기(5), D/A 변환기(6), PIP 콘트롤러부(7) 및 램(9)으로 된 서브비데오 디지털 회로부(40)를 연결하고 서브비데오 디지털 회로부(40)의 내부에 구성된 메인 비데오 신호단과 D/A변환기(6)의 출력단에는 변조부(10), 색동기계이트부(11), 위상검파기부(12) 및 전압 제어 발진기부(13)로된 엔코더 IC(50)의 입력단을 연결하고, 상기 엔코더 IC부(50)의 출력단에는 직류전원단(Vcc) 및 비데오 출력단으로된 비데오 앰프회로부(60)를 연결하고, 상기 서브비데오 디지털 회로부(40)에 내부에 구성된 아날로그 스위치(SW1)의 메인 비데오 신호단과 엔코더 IC(50)의 내부에 구성된 색동기게이트(11)의 입력단에 BFP 신호 발생회로부(30)를 연결하여서 구성한 것이다.

또한 제2도는 PIP기능을 실현시키기 위한 메인 화면과 서브화면을 나타낸 구성도이고, 제3도는, 제1도에서의 BFP신호를 만들어내는 회로구성도로서 이에 도시한 바와 같이 메인 비데오 신호단자(14)에 수평동기검파기부(15)의 입력단을 통하여 상기 수평동기검파기부(50)의 출력단에는 디지털회로부(20)의 입력클록단자(CK)와 위상검파기구(16)의 입력단을 각각 연결하고, 상기 위상검파기부(16)의 출력단에는 저역필터부(17)가 입력단을 통하여 그의 출력단에는 전압제어발진기부(18)의 입력단을 연결하고, 상기 전압제어발진기부(18)의 출력단에는 디지털회로부(20)의 클럭단자(CK)와 카운터÷455(19)의 입력단 및 카운터÷38(21)의 클럭단자(CK)를 각각 연결하고, 상기 카운터÷455(19)의 출력단은 위상검파기부(16)의 입력단에 연결함과 더불어 상기 디지털회로부(20)의 출력단자(Q)에는 카운터÷38(21)의 클리어단자(CLR)와 카운터÷54(22)의 클리어단자(CLR)를 각각 연결하고, 상기 카운터÷38(21)과 카운터÷55(22)의 출력단에는 BFP버스트플래그펄스신호 발생회로부(BFP)를 연결하여서 구성한 것이다.

이와 같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.

제1도에서와 같이 PIP콘트롤러부(7)에서는 비데오 입력신호단자(1)(2)의 메인비데오신호와 서브비데오신호를 선택하여 선택된 신호중 메인 비데오 신호는 메인 비데오 신호단을 통하여 BFP신호 발생회로부(30)로 입력시키고, 또한 서브비데오 신호는 디코더부(3)에서 디코더하여 Y, R-Y, B-Y의 색차신호를 만들어, 만든 색차신호를 A/D변환기(5)에서 변환시켜 램(9)에 저장한다.

이와 램(9)에 저장된 신호는 다시 수평동기 신호와 수직동기 신호에 동기하여 동기된 신호는 D/A변환기(6)를 통해 Y, R-Y, B-Y의 색차신호를 만들어 낸다.

이와 같이 만들어낸 Y, R-Y, B-Y의 세색차신호는 칼라 버스트신호와 위상을 동기시켜 변조하여서 다시 서브 비데오를 재생해 내게 된다.

여기서 PIP콘트롤러부(7)는 SW신호선으로 메인 비데오신호와 재생된 서브 비데오신호를 스윗치(Switch)하이 제2도에서와 같이 PIP기능을 실현하게 된다.

그러나, Y, R-Y, B-Y의 색차신호를 변조시킬 때 메인 비데오신호의 칼라 버스트 신호만 추출하여야 되는데 이를 가능하게 하는 것이 BFP신호 발생회로부(30)이다.

이를 정확히 실현시키기 위해 제3도에서와 같은 회로를 구성하였다.

그럼 제3도에 따라 설명하여 보면, 메인 비데오신호단자(14)의 메인신호(제4a도는 수평동기검파기부(15)를 통하여 제4b도에서와 같은 수평동기신호(fH)가 검출되고, 검출된 신호는 위상검파기부(16), 저역필터부(17), 전압제어발진기부(18) 및 카운터÷455(19)에 의하여 제4c도에서와 같이 455배의 주파수를 갖는 신호로 변환된다.

이와 같은 수평동기신호(fH)와 455fH신호에 의하여 카운터÷38(21)과 카운터÷54(22)를 클리어시키는 펄스신호(제4d도)는 수평동기신호(fH)가 떨어지는 에지에서 발생하게 되고, 계속 입력되는 455fH에 의하여 카운터÷38(21)은 38번째의 펄스신호에서 제4e도에서와 같이 ＂하이＂신호로 유지하며, 카운터÷54(22)는 54번째의 펄스신호에서부터 ＂하이＂신호(제4f도)로 유지하게 된다.

이와 같은 두 ＂하이＂신호를 낸드(NAND)시킴으로서 비데오 합성 신호중에서 버스트 신호만을 뽑아내어 제4g도에서와 같은 BFP신호를 만들 수 있는 것이다.

이상에서와 같이 동작되는 본 고안은, BFP신호를 정확히 만들어줄 수 있도록 하였으며, 또한 주문형 집적회로화 하기에는 거의 불가능하였던 것을 본 고안에서는 가능하도록 하였으며, 또한 온도변화나 환경변화에도 변화가 적은 BFP신호를 만들어 줄수 있는 잇점이 있는 것이다.

Claims

통상의 비데오 신호단자(1)(2)에 서브비데오 디지털 회로부(40)의 입력단을 연결하고, 상기 서브비데오 디지털 회로부(40)의 출력단에는 엔코더 IC(50)의 입력단을 연결함과 더불어 상기 엔코더 IC부(50)의 출력단에는 비데오앰프회로부(60)를 연결 구성한 것에 있어서, 상기 서브비데오 디지털 회로부(40)의 내부에 구성된 아날로그 스윗치(SW₁)의 일단(①)과 엔코더 IC(50)의 내부에 구성된 색동기 게이트부(11)의 입력단에 BFP신호 발생회로부(30)를 연결하고, 상기 BFP의 신호를 만들어 내기위해 메인 비데오 신호단자(14)에 수평동기검파기부(15)의 출력단에는 디지털회로부(20)의 입력클록단자(CK)와 위상검파기부(16)의 입력단을 각각 연결된 상기 위상검파기부(16)의 출력단에는 저역필터부(17)를 통하여 전압제어발진기부(18)이 입력단이 연결된 상기 전압제어발진기부(18)의 출력단에는 디지털회로부(20)의 클리어단자(CLR), 카운터÷455(19)의 입력단, 카운터÷38(21)의 클록단자(CK), 카운터÷54(22)의 클록단자(CK)를 각각 연결하고, 상기 카운터 ÷455(19)의 출력단은 위상검파기부(16)에 연결하고, 상기 디지탈회로부(20)의 출력단자(Q)와 버스트플래그 펄스신호 발생회로부(BFP)간에 카운터÷38(21) 및 카운터÷54(22)를 연결하여 구성됨을 특징으로 하는 칼라 버스트신호 추출회로.