KR890017886A - 선택 기능을 갖는 클럭 다 분주회로 - Google Patents
선택 기능을 갖는 클럭 다 분주회로 Download PDFInfo
- Publication number
- KR890017886A KR890017886A KR1019880007389A KR880007389A KR890017886A KR 890017886 A KR890017886 A KR 890017886A KR 1019880007389 A KR1019880007389 A KR 1019880007389A KR 880007389 A KR880007389 A KR 880007389A KR 890017886 A KR890017886 A KR 890017886A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- shift register
- output
- output terminal
- gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/10—Output circuits comprising logic circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 회로도, 제 2 도와 제 3 도는 제 1 도에 있어서 타이밍 챠트
Claims (1)
- 시스템에 클럭을 공급하는 클럭 분주 회로에 있어서, 입력 클럭이 인가되는 쉬프트 레지스터(1)의 출력단 QB1, QC1, QD1, 과 쉬프트 레지스터(2)의 출력단 QA2, QB2, QC2, QD2는 선택신호(C)(B)(A)가 인가되는 멀티플렉서(3)의 입력단(D|1~D7)에 각각 접속되며, 출력단 QB1은 노아게이트(NO1)에, 출력단 QC1, QD1은 노아게이트(NO2)에, 출력단 QA2, QB2는 노아게이트(NO3)에, 출력단 QC2, QD2는 노아게이트(NO4)에 각각 접속되고, 노아게이트(NO1~NO4)의 출력단은 앤드게이트(AG1)를 거쳐 상기 쉬프트 레지스터(1)의 SR1단자에 접속되며, 쉬프트 레지스터(1)의 출력단 QD1은 쉬프트 레지스터(2)의 SR2단자에 접속되고, 상기 멀티플렉서(3)의 출력단(W)은 인버터(I1)를 거쳐 쉬프트 레지스터(1)(2)의 S11, S12단자에 접속되며, 쉬프트 레지스터(1)(2)의 SO1, SO2단자는 전원(Vcc)에 접속되고, 멀티플렉서(3)의 출력단(Y)은 클럭 출력단(CP)에 접속되어 입력 클럭을 여러 주기의 다양한 클럭으로 분주하고 선택신호에 의해 분주된 클럭을 출력하도록 구성된 것을 특징으로하는 선택 기능을 갖는 클럭 다 분주 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880007389A KR940002111B1 (ko) | 1988-06-18 | 1988-06-18 | 선택 기능을 갖는 클럭 다 분주 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880007389A KR940002111B1 (ko) | 1988-06-18 | 1988-06-18 | 선택 기능을 갖는 클럭 다 분주 회로 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019880007786 Division | 1988-06-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR890017886A true KR890017886A (ko) | 1989-12-18 |
KR940002111B1 KR940002111B1 (ko) | 1994-03-17 |
Family
ID=19275329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019880007389A KR940002111B1 (ko) | 1988-06-18 | 1988-06-18 | 선택 기능을 갖는 클럭 다 분주 회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR940002111B1 (ko) |
-
1988
- 1988-06-18 KR KR1019880007389A patent/KR940002111B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR940002111B1 (ko) | 1994-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DK25186D0 (da) | Kredsloebsarrangement til anvendelse i et integreret kredsloeb | |
KR880002328A (ko) | 디지탈 위상동기 루우프 | |
AU6392686A (en) | Digital intergrated circuit | |
KR960015192A (ko) | 부분 스캔 패스 회로를 갖는 집적 논리 회로와 부분 스캔 패스설계 방법 | |
KR900005694A (ko) | 트리거 신호에 따른 소정 펄스폭의 펄스 발생회로 | |
KR890017866A (ko) | 필터회로 | |
KR890017886A (ko) | 선택 기능을 갖는 클럭 다 분주회로 | |
JPS57104329A (en) | Phase synchronizing circuit | |
JPS5735417A (en) | D/a converter | |
JPS5341958A (en) | Trip sequence memory unit | |
JPS554178A (en) | Information control system | |
KR890016774A (ko) | 위상동기회로 | |
JPS54122932A (en) | Display circuit | |
JPS6416013A (en) | Clock distribution circuit | |
KR920015712A (ko) | 선택적 펄스 발생회로 장치 | |
JPS54122944A (en) | Logic circuit | |
SU869060A1 (ru) | Делитель частоты импульсов | |
KR910007282A (ko) | 회로 테스트용 카운터회로 | |
KR940003188A (ko) | 동기식 카운터회로 | |
KR900005697A (ko) | 동기형 클럭 교환 회로 | |
KR920020853A (ko) | 링 카운터를 이용한 분주회로 | |
KR890016765A (ko) | 시차를 갖는 전원공급 리세트신호 발생회로 | |
JPS6486226A (en) | Keyboard device | |
ES2124667B1 (es) | Circuito integrado multiplicador de frecuencia. | |
JPS5597075A (en) | Signal delay circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 19961230 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |